一种具有多种时间常数的整流限幅电路和无源射频标签的制作方法
【专利摘要】本发明属于射频识别【技术领域】，具体指一种具有多种时间常数的整流限幅电路以及包含该整流限幅电路的无源射频标签，通过对整流限幅电路的两路放电通路的控制端分别施予不同时间常数的，即以不同切换速度进行电压幅度调整的模拟控制信号，实现对两路放电通路的完全打开到完全关闭进行切换，根据天线端电荷量的大小以及标签所处于的能量水平情况进行适应性的放电，以提高标签的解调能力，并提升标签的读写距离。
【专利说明】一种具有多种时间常数的整流限幅电路和无源射频标签
【技术领域】
[0001]本发明属于射频识别【技术领域】，具体是指一种具有多种时间常数的整流限幅电路以及包含该整流限幅电路的无源射频标签。
【背景技术】
[0002]无源射频识别(Radio Frequency Identification, RFID)标签本身不带电池，其依靠读卡器发送的电磁能量工作。由于它结构简单、经济实用，因而其在物流管理、资产追踪以及移动医疗领域获得了广泛的应用。
[0003]无源RFID标签工作时，其会从周围环境中吸收读卡器发送的电磁能量。无源RFID标签在吸收能量之后，将一部分能量整流为直流电源，以供无源RFID标签内部电路工作；无源RFID标签还将另一部分能量输入内部的调制解调电路，调制解调电路会对该能量中携带的幅度调制信号进行解调，并将解调后的信号发送给无源RFID标签的数字基带部分处理。
[0004]由于无源RFID标签与读卡器的距离是变化的，因此，当无源RFID标签工作时，其从周围环境中吸收的电磁能量也是变化的。当无源RFID标签离读卡器太近或读卡器发送的电磁能量太强时，无源RFID标签接收到的信号强度也较强，以至线圈上感应的电压超过了芯片中整流器模块所用的晶体管的耐压极限，造成晶体管的永久性损坏，导致RFID标签失效。
[0005]无源RFID标签通过负载调制的方式传输数据到读卡器，读卡器端的线圈探测到RFID标签端线圈的阻抗变化从而获取数据。当无源RFID标签离读卡器太近或读卡器发送的电磁能量太强时，从RFID标签端耦合回来的负载调制信号容易造成读卡器接受端的饱和，以至通讯失败。这种失败在读卡器首先发命令然后等待RFID标签应答的RTF通讯模式(Reader Talk First)下更容易发生。
[0006]同时,在RTF通讯模式(Reader Talk First)下,读卡器首先向标签发送能量,此为下行通讯，标签耦合该能量并读取其中的解调信号后，标签执行解调命令并将处理结果发回至读卡器，此为上行通讯。如果采取半双工通讯方式，那么在上行通讯过程中，由于读卡器已经停止向标签发送能量，因此标签进行命令解调以及上行通讯均是依靠读卡器下行通讯时发送的有限的能量，如果能量过低，则标签无法很好的解调命令并执行上行通讯，即读卡器无法读取标签中的数据，因此，需要将读卡器更加的靠近标签以在下行通讯阶段为标签发送更多的能量来使得标签可以完成整个命令解调及上行通讯。简而言之，当标签中能量过低时，将极大的影响标签的读写距离，因此，需要对标签的电源端进行有效的控制管理，当标签端电压过高时，需要尽快的打开放电通路以将多余电荷泄放出去；当标签端电压过低时，需要关闭标签的所有泄放通路以实现电源的最有效化使用。
[0007]为了解决上述耐压可靠性和读卡器接受饱和，以及标签上行通讯过程中的能量保持问题，RFID标签芯片电路内部需要施加幅度限制处理电路，以确保RFID标签上的天线两端电压被限制在一个预定的数值。
【发明内容】
[0008]本发明实施例所要解决的技术问题在于，提供一种具有多种时间常数的整流限幅电路和无源射频标签，通过对无源射频标签的泄放通路进行调整来实现对电路电压的控制，防止读卡器端接收饱和现象的发生，并有效提升标签的读写距离。
[0009]为实现上述目的，本发明所采取的技术方案为:
[0010]一种具有多种时间常数的整流限幅电路，所述电路包括:
[0011]谐振电容，与谐振电感并联连接于第一天线端与第二天线端之间，用于与谐振电感组成谐振电路，接收外部电磁场并将其耦合至整流电路；
[0012]整流电路，其输入端连接至第一天线端与第二天线端，用于将所述谐振电路耦合的交流电源转换为直流电源并输出至外部负载电路，同时其一路输出端通过并联连接的两路泄流通路接地，用于在场强过强时将电荷输出至地；
[0013]所述两路泄流通路的输入端分别连接至整流电路的输出端，两路泄流通路的控制端分别由具有不同时间常数的第一控制电路和第二控制电路控制，所述两路泄流通路的输出端相连并接地。
[0014]进一步的，所述第一控制电路包括第二电流镜管、第一电阻、第二电阻、第五N型MOS管、第六N型MOS管以及第一 P型MOS管，
[0015]所述第二电流镜管源极连接至电源端，漏极通过串联连接的第一电阻与第二电阻接地，栅极连接至偏置电压端，所述第五N型MOS管的源极接所述第二电流镜管的漏极端，漏极接第一控制电路的输出端，其栅极接控制信号端，所述第一 P型MOS管的源极接所述第二电流镜管的漏极端，漏极接所述第一控制电路的输出端，其栅极连接至所述第六N型MOS管的栅极，第六N型MOS管的漏极接所述第一控制电路的输出端，源极接地，所述第一 P型MOS管的栅极和第六N型MOS管的栅极连接至与所述第五N型MOS管栅极端控制信号相反的控制信号端。
[0016]更进一步的，所述第二控制电路包括第三电流镜管、第三电阻、第四电阻、逻辑串联开关单元、第一电容、第二电容，以及第七N型MOS管，
[0017]所述第三电流镜管源极连接至电源端，漏极通过串联连接的第三电阻和第四电阻接地，栅极连接至偏置电压端，所述逻辑串联开关单元输入端连接至所述第三电流镜管的漏极端，输出端接第二控制电路的输出端，所述第一电容与第二电容并联连接，第一电容与第二电容的正极相连并连接至逻辑串联开关单元的输出端，第一电容与第二电容的负极相连并接地，所述第七N型MOS管的源极端接地，栅极接控制信号端，其漏极接所述第二控制电路的输出端。
[0018]本发明实施例的另一目的在于提供一种包括上述具有多种时间常数的整流限幅电路的无源射频标签。
[0019]本发明所述具有多种时间常数的整流限幅电路，在整流电路的输出端并联连接两路放电通路，所述两路放电通路的控制端分别由具有不同时间常数的模拟信号，即两路电压幅度有不同的上升与下降的变化速度的模拟信号控制，第一路模拟控制信号为一组并联连接的逻辑开关，具有较小的时间常数，可快速的在有输出信号与无输出信号之间切换，使得受其控制的第一路放电通路在打开放电与关闭两种状态之间进行切换的速度较快，从而实现快速控制；第二路模拟控制信号为由逻辑串联开关单元与电容组成的回路，具有较大的时间常数，有输出信号与无输出信号状态切换较慢，从而使得受其控制的第二路放电通路在打开放电与关闭两种状态之间切换的速度较慢，控制速度缓慢。本发明通过对两路放电通路的控制端分别施予不同时间常数的，即以不同切换速度进行电压幅度调整的模拟控制信号，实现对两路放电通路的完全打开到完全关闭进行切换，根据天线端电荷量的大小以及标签所处于的能量水平情况进行适应性的放电，以提高标签的解调能力，并提升标签的读写距离。
【专利附图】
【附图说明】
[0020]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0021]图1是本发明的电路总体结构实施例一结构图；
[0022]图2是本发明的电路总体结构实施例二结构图；
[0023]图3是本发明的电路总体结构实施例三结构图；
[0024]图4是本发明的电路总体结构实施例四结构图；
[0025]图5是本发明的第一控制电路结构图；
[0026]图6是本发明的第二控制电路结构框图；
[0027]图7是本发明的第二控制电路实施例一结构图；
[0028]图8是本发明的第二控制电路实施例二结构图；
[0029]图9是本发明的第一控制电路和第二控制电路连接结构图；
[0030]图10是本发明阈值单元第一实施例结构图；
[0031]图11是本发明阈值单元第二实施例结构图；
[0032]图12是本发明阈值单元第三实施例结构图。
【具体实施方式】
[0033]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0034]图1是本发明的电路总体结构实施例一结构图，本发明所述一种具有多种时间常数的整流限幅电路包括:
[0035]谐振电容C，其与谐振电感L并联连接于第一天线端ini与第二天线端in2之间，用于与谐振电感L组成谐振电路，接收外部电磁场并将其耦合至整流电路；
[0036]整流电路，其输入端连接至第一天线端ini与第二天线端in2，用于将所述谐振电路耦合的交流电源转换为直流电源并输出至外部负载电路，同时其一路输出端通过并联连接的两路泄流通路接地，用于在场强过强时将电荷输出至地；
[0037]所述两路泄流通路的输入端分别连接至整流电路的输出端，两路泄流通路的控制端分别由具有不同时间常数的第一控制电路和第二控制电路控制，所述两路泄流通路的输出端相连并接地。
[0038]本发明通过对两路放电通路的控制端分别施予不同时间常数的，即以不同切换速度进行电压幅度调整的模拟控制信号，实现对两路放电通路的完全打开到完全关闭进行切换，根据天线端电荷量的大小以及标签所处于的能量水平情况进行适应性的放电，以提高标签的解调能力，并提升标签的读与距尚。
[0039]如图1所示，所述整流电路包括并联连接于第一天线端ini与第二天线端in2之间的第一整流支路和第二整流支路。
[0040]所述第一整流支路为桥式整流电路，其一输出端接地，另一输出端Vdd _连接至外部负载电路，用于将谐振电路耦合的交流电源转换为直流电源为外部负载电路提供电源。
[0041]所述第二整流支路为连接于第一天线端ini与第二天线端in2之间的第五二极管D5和第六二极管D6，所述第五二极管D5和第六二极管D6的阴极端相连并连接至所述两路泄流通路的输入端。
[0042]第二整流支路的第二种实施例结构如图2所示，该实施例中所述第二整流支路为连接于第一天线端ini与第二天线端in2之间的第五二极管D5和第六二极管D6，以及第七二极管D7和第八二极管D8，所述第五二极管D5和第六二极管D6阴极端相连并连接至第一路泄流通路的输入端，所述第七二极管D7和第八二极管D8阴极端相连并连接至第二路泄流通路的输入端。
[0043]相对于图1所示的第一种实施例结构，图2所示的第二整流支路的第二种实施例结构增加了进一步限幅泄放电流的控制灵活性。对应于不同时间常数的控制信号所控制的漏电泄放通路 ，整流器件D5，D6，D7，和D8的尺寸可以进一步优化调整，使得真正进入泄放通路的漏电流在不同的限幅点有不同电流大小，以达到系统优化的目的。同时，对D5，D6，D7，和D8器件尺寸的进一步考量，可以满足与外界接触的芯片管脚所能够承受的静电击穿电压指标需求，而不影响整体系统的性能，等同于增加了一个相对独立控制的设计参数，易于达到更优化的可靠性设计。
[0044]第二整流支路的第三种实施例结构如图3所示，所述第二整流支路为连接于第一天线端ini与第二天线端in2之间的第三N型MOS管匪3和第四N型MOS管NM4，所述第三N型MOS管匪3栅极和漏极分别连接至第一天线端，第四N型MOS管NM4栅极和漏极分别连接至第二天线端，第三N型MOS管匪3源极连接至第四N型MOS管NM4源极并连接至所述两路泄流通路的输入端。
[0045]第二整流支路的第四种实施例结构如图4所示，所述第二整流支路为连接于第一天线端ini与第二天线端in2之间的第三N型MOS管匪3和第四N型MOS管NM4，以及第十N型MOS管匪10和第^^一 N型MOS管匪11，所述第三N型MOS管匪3栅极和漏极分别连接至第一天线端，第四N型MOS管NM4栅极和漏极分别连接至第二天线端，第三N型MOS管匪3源极连接至第四N型MOS管NM4源极并连接至第一路泄流通路的输入端；所述第十N型MOS管匪10栅极和漏极分别连接至第一天线端，第十一 N型MOS管匪11栅极和漏极分别连接至第二天线端，第十N型MOS管匪10源极连接至第十一 N型MOS管匪11源极并连接至第二路泄流通路的输入端。
[0046]相对于图3所示的第三种实施例结构，图4所示的第二整流支路的第四种实施例结构增加了进一步限幅泄放电流的控制灵活性。对应于不同时间常数的控制信号所控制的漏电泄放通路，整流器件匪3，NM4,匪10，和匪11的尺寸可以进一步优化调整，使得真正进入泄放通路的漏电流在不同的限幅点有不同电流大小，以达到系统优化的目的。同时，对匪3，NM4,匪10，和匪11器件尺寸的进一步考量，可以满足与外界接触的芯片管脚所能够承受的静电击穿电压指标需求，而不影响整体系统的性能，等同于增加了一个相对独立控制的设计参数，易于达到更优化的可靠性设计。
[0047]所述两路泄流通路为并联连接的第一 N型MOS管匪I和第二 N型MOS管匪2，所述第一 N型MOS管匪I和第二 N型MOS管匪2的漏极连接至所述整流电路的输出端，如前所述，第一 N型MOS管匪I和第二 N型MOS管匪2的漏极可连接后同时连接至整流电路的输出端，也可以分成两路分别连接至整流电路的输出端，第一 N型MOS管匪1的栅极接第一控制电路输出端Liml，源极接地形成第一路泄流通路，第二 N型MOS管匪2的栅极接第二控制电路输出端Lim2，源极接地形成第二路泄流通路。
[0048]图5是本发明的第一控制电路结构图，所述第一控制电路包括第二电流镜管PM5、第一电阻R1、第二电阻R2、第五N型MOS管匪5、第六N型MOS管NM6以及第一 P型MOS管PMl。
[0049]所述第二电流镜管PM5源极连接至电源端VdcLout，漏极通过串联连接的第一电阻Rl与第二电阻R2接地，栅极连接至偏置电压端Vbias。
[0050]所述第五N型MOS管匪5的源极接所述第二电流镜管PM5的漏极端，漏极接第一控制电路的输出端Liml，其栅极接控制信号端，所述第一 P型MOS管PMl的源极接所述第二电流镜管PM5的漏极端，漏极接所述第一控制电路的输出端Liml，其栅极连接至所述第六N型MOS管NM6的栅极，第六N型MOS管NM6的漏极接所述第一控制电路的输出端Liml，源极接地，所述第一 P型MOS管PMl的栅极和第六N型MOS管NM6的栅极连接至与所述第五N型MOS管NM5栅极端控制信号相反的控制信号端，本实施例中，所述第五N型MOS管NM5的栅极接测试信号testl，则第一 P型MOS管PMl的栅极和第六N型MOS管NM6的栅极接
与testl相反的测试信号当第五N型MOS管匪5栅极端的测试信号testl为I时，第五N型MOS管NM5导通，而testl为0，第一 P型MOS管PMl也导通，第六N型MOS管NM6
不导通，第一控制电路的输出端Liml输出信号至第一路泄流通路的控制端，即第一N型MOS管匪I的栅极，使所述第一路泄流通路打开，将第一天线端ini与第二天线端in2之间的电荷泄放至地；当第五N型MOS管匪5栅极端的testl为O时，第五N型MOS管匪5不导通，
而为I，第一 P型MOS管PMl也不导通，第六N型MOS管ΝΜ6导通，将第一控制电路输
出端Liml的电荷下拉至地，使得Liml无输出信号，则第一 N型MOS管匪I处于断开状态，第一路泄流通路关闭不放电，第一天线端ini与第二天线端in2之间的电荷维持。
[0051]所述第一电阻Rl与第二电阻R2串联连接于第二电流镜管PM5漏极与地之间，根据欧姆定律，第二电流镜管PM5输出的电流在第一电阻Rl与第二电阻R2串联后产生的电压即被由PMl和匪5组成的逻辑开关传递到Liml节点，所以，通过设定该第一电阻Rl与第二电阻R2的阻值大小，即可调整第一控制电路输出端Liml的电压幅度，Liml越大，则受其控制的第一 N型MOS管匪1打开的沟道越大，放电速度就越快。
[0052]图6是本发明的第二控制电路结构图，所述第二控制电路包括第三电流镜管PM6、第三电阻R3、第四电阻R4、逻辑串联开关单元、第一电容Cl、第二电容C2，以及第七N型MOS管 NM7。
[0053]所述第三电流镜管PM6源极连接至电源端VdcLout，漏极通过串联连接的第三电阻R3和第四电阻R4接地，栅极连接至偏置电压端Vbias。所述逻辑串联开关单元输入端连接至第三电流镜管PM6的漏极端，输出端接第二控制电路的输出端Lim2，所述第一电容Cl与第二电容C2并联连接，第一电容Cl与第二电容C2的正极相连并连接至逻辑串联开关单元的输出端，第一电容Cl与第二电容C2的负极相连并接地，所述第七N型MOS管匪7的源极端接地，栅极接控制信号端，其漏极接所述第二控制电路的输出端Lim2。
[0054]所述第三电阻R3与第四电阻R4串联连接于第三电流镜管PM6漏极与地之间，根据欧姆定律，第三电流镜管PM6输出的电流在第三电阻R3与第四电阻R4串联后产生的电压即被逻辑串联开关单元传递到Lim2节点，所以，通过设定该第三电阻R3与第四电阻R4的阻值大小，即可调整第二控制电路输出端Lim2的电压幅度，Lim2越大，则受其控制的第二 N型MOS管匪2打开的沟道越大，放电速度越快。
[0055]所述逻辑串联开关单元为至少一个逻辑开关，所述至少一个逻辑开关中，第八N型MOS管NM8的源极端与第二 P型MOS管PM2的源极端相连并连接至第三电流镜管NM6漏极端作为所述逻辑串联开关单元的输入端，所述第八N型MOS管NM8的漏极端与第二 P型MOS管PM2的漏极端相连作为所述逻辑串联开关单元的输出端，所述第八N型MOS管NM8的栅极端接控制信号端，所述第二 P型MOS管PM2的栅极端连接至与所述第八N型MOS管NM8栅极端控制信号相反的控制信号端，本实施例中，所述第八N型MOS管NM8的栅极接解调信号demod,则第二 P型MOS管PM2的栅极接与demod相反的解调信号demod，如图7所示。
[0056]作为对本发明所述逻辑串联开关单元的另一种实施例结构，所述逻辑串联开关单元为两个逻辑开关，如图8所示，所述第一个逻辑开关的结构如上，第八N型MOS管NM8的漏极端与第二 P型MOS管PM2的漏极端相连作为第一个逻辑开关的输出端。第二个逻辑开关中，第九N型MOS管NM9的源极端与第三P型MOS管PM3的源极端相连并连接至所述第一个逻辑开关的输出端作为第二逻辑开关的输入端，所述第九N型MOS管NM9的漏极端与第三P型MOS管PM3的漏极端相连作为所述逻辑串联开关单元的输出端，所述第九N型MOS管NM9的栅极端接控制信号端，所述第三P型MOS管PM3的栅极端连接至与所述第九N型MOS管NM9栅极端控制信号相反的控制信号端，本实施例中，所述第九N型MOS管NM9的栅极接测试信号test2，则第三P型MOS管PM3的栅极接与test2相反的测试信号如图8。
[0057]第一电容Cl与第二电容C2并联连接,所述第一电容Cl与第二电容C2的正极相连并连接至逻辑串联开关单元的输出端，第一电容Cl与第二电容C2的负极相连并接地，所述第七N型MOS管ΝΜ7的源极端接地，栅极接控制信号端test2，其漏极接所述第二控制电路的输出端Lim2。由于所述第一电容Cl与第二电容C2的电荷存储作用，使得逻辑串联开关单元的输出端即第二控制电路的输出端Lim2电压输出变得缓慢，且所述第一电容Cl与第二电容C2电容值越大，Lim2的变化越缓慢，其速度受Cl和C2电容容值的影响。
[0058]当所述逻辑串联开关单元为如图7所示的一个逻辑开关时，第八N型MOS管NM8栅
极端接解调信号demod,第二 P型MOS管PM2的栅极接与demod相反的解调信号demOd,第七N型MOS管NM7栅极端同时接解调信号demod。当第八N型MOS管NM8栅极端的demod信号为I时，第八N型MOS管NM8导通，而demod为0，第二 P型MOS管PM2导通，逻辑串
联开关单元输出，第二控制电路的输出端Lim2输出信号至第二路泄流通路的控制端，即第二 N型MOS管匪2的栅极，使所述第二路泄流通路打开，将第一天线端ini与第二天线端in2之间的电荷泄放至地，同时，逻辑串联开关单元输出为第一电容Cl和第二电容C2充电，其充电时间决定了 Lim2信号电压幅度的变化快慢。而由于第七N型MOS管匪7栅极端的demod为0，第七N型MOS管NM7不导通。当第八N型MOS管NM8栅极端的demod信号为
O时，第八N型MOS管NM8不导通，而demod为I，第二 P型MOS管PM2也不导通，而第七N
型MOS管匪7导通，将第二控制电路输出端Lim2的电荷下拉至地，使得Lim2无输出信号，则第二 N型MOS管匪2处于断开状态，第二路泄流通路关闭不放电，第一天线端ini与第二天线端in2之间的电荷维持。
[0059]当所述逻辑串联开关单元为如图8所示的两个逻辑开关时，由于第一逻辑开关与第二逻辑开关成串联连接结构，只有当第一逻辑开关与第二逻辑开关同时导通时，第二控制电路的输出端Lim2才有信号输出，即要求demod与test2信号同时为I时，Lim2才有信
号输出。而第七N型MOS管匪7栅极端的控制信号可任意米用demod.信号或者是test2'信号。如果采用democH言号，相当于在系统设计的层面，当系统处于接受并解调下行信号时，demod信号为“1”，而demod信号为“0”，为了确保解调器工作而不至于在过强能量情
况下发生解调失败，此限幅电路需要对整流器发生限幅作用，即该第二控制电路的输出端Lim2要有信号输出，以实现将所述第二路泄流通路导通进行电流泄放。对于该电路的控制原理，即采用demod信号或者test2信号，或者其它的什么信号作为控制信号，涉及所设计的具体射频系统性能优化所要达到的指标，此处不再一一赘述。
[0060]所述第二电流镜管PM5和第三电流镜管PM6的栅极端同时连接至偏置电压端Vbias,且所述第二电流镜管PM5和第三电流镜管PM6的尺寸成比例关系，当偏置电压端Vbias有输入偏置电压时，第二电流镜管PM5和第三电流镜管PM6导通，则电源vdd_out端电流流过第二电流镜管PM5和第三电流镜管PM6的源漏极并分别流入所述第一控制电路和第二控制电路中。
[0061]作为对本发明进一步优化的实施结构，为了控制所述第一控制电路和第二控制电路的工作点，使第一控制电路和第二控制电路在电源端电压vdd_out达到一定的电压幅度后才打开进行工作，本发明将所述第二电流镜管PM5和第三电流镜管PM6的栅极分别连接至第一电流镜管PM4，如图9所示，所述第一电流镜管PM4的源极连接至电源端vdd_out，漏极通过阈值单元接地。如此结构，将上述第一电流镜管PM4、第二电流镜管PM5以及第三电流镜管PM6构成严格的镜像映射结构，利用第一电流镜管PM4的打开与关闭，控制第二电流镜管PM5和第三电流镜管PM6的打开与关闭，达到控制第一控制电路和第二控制电路打开与关闭的目的，即当电源端电压vdd_out高于所述第一电流镜管PM4的阈值电压及阈值单元的阈值电压之和时，第一电流镜管PM4导通，其与栅极短接的漏极有输出电压作为电流镜的偏置电压，使得第二电流镜管PM5和第三电流镜管PM6打开；当电源端电压vdd_out低于所述第一电流镜管PM4的阈值电压及阈值单元的阈值电压之和时，第一电流镜管PM4截止，其与栅极短接的漏极无输出电压，则第二电流镜管PM5和第三电流镜管PM6也截止，电源端电压vdd_out无法通过第二电流镜管PM5和第三电流镜管PM6流入第一控制电路和第二控制电路内，则第一控制电路和第二控制电路均不工作。
[0062]由于第一电流镜管PM4的阈值电压固定存在，则通过设定所述阈值单元内的单向导通元器件的数量来决定该阈值单元的阈值电压之和。该阈值单元可以为至少一个串联连接的二极管，或者是至少一个串联连接的P型MOS管，或者是至少一个串联连接的N型MOS管。
[0063]所述至少一个二极管中，任一二极管阴极端与相邻二极管阳极端连接形成串联结构，第一个二极管阳极端连接至第一电流镜管PM4的漏极端为所述阈值单元的输入端，最后一个二极管阴极端接地为所述阈值单元的输出端，如图10 ；
[0064]所述至少一个P型MOS管中，任一 P型MOS管漏极端与相邻P型MOS管的源极端连接形成串联结构，第一个所述P型MOS管的源极连接至第一电流镜管PM4的漏极端为所述阈值单元的输入端，最后一个P型MOS管的漏极接地为所述阈值单元的输出端，各P型MOS管的栅极均与漏极相连，如图11 ；
[0065]所述至少一个N型MOS管中，任一 N型MOS管源极端与相邻N型MOS管的漏极端连接形成串联结构，第一个所述N型MOS管的漏极连接至第一电流镜管PM4的漏极端为所述阈值单元的输入端，最后一个N型MOS管的源极接地为所述阈值单元的输出端，各N型MOS管的栅极均与漏极相连，如图12。
[0066]本发明另一目的在于提供一种包括上述具有多种时间常数的整流限幅电路的无源射频标签，所述该无源射频标签的整流限幅电路输出端并联连接有两路放电泄流通路，所述两路放电通路的控制端分别由第一控制电路和第二控制电路所控制，所述第一控制电路根据一组开关管的打开与关闭使得第一控制电路快速的在有输出信号与无输出信号之间切换，从而使受其控制的第一路放电泄流通路快速的在打开放电与关闭两种状态之间进行切换，实现对天线端电荷的快速泄放；而第二控制电路由于在输出端设有一组电容，使得第二控制电路在有输出信号与无输出信号之间切换的速度较慢，从而使受其控制的第二路放电泄流通路缓慢的在打开放电与关闭两种状态之间进行切换，实现对天线端电荷的慢速泄放。本发明通过对两路放电通路的控制端分别施予不同时间常数的，即以不同切换速度进行电压幅度调整的模拟控制信号，实现对两路放电通路的完全打开到完全关闭进行切换，根据天线端电荷量的大小以及标签所处于的能量水平情况进行适应性的放电，以提高标签的解调能力，并提升标签的读与距尚。
【权利要求】
1.一种具有多种时间常数的整流限幅电路，其特征在于，所述电路包括: 谐振电容，与谐振电感并联连接于第一天线端与第二天线端之间，用于与谐振电感组成谐振电路，接收外部电磁场并将其耦合至整流电路； 整流电路，其输入端连接至第一天线端与第二天线端，用于将所述谐振电路耦合的交流电源转换为直流电源并输出至外部负载电路，同时其一路输出端通过并联连接的两路泄流通路接地，用于在场强过强时将电荷输出至地； 所述两路泄流通路的输入端分别连接至整流电路的输出端，两路泄流通路的控制端分别由具有不同时间常数的第一控制电路和第二控制电路控制，所述两路泄流通路的输出端相连并接地。
2.根据权利要求1所述的具有多种时间常数的整流限幅电路，其特征在于，所述整流电路包括并联连接于第一天线端与第二天线端之间的第一整流支路和第二整流支路，所述第一整流支路的输出端连接至外部负载电路，所述第二整流支路的输出端通过并联连接的两路泄流通路接地。
3.根据权利要求2所述的具有多种时间常数的整流限幅电路，其特征在于，所述第二整流支路为连接于第一天线端与第二天线端之间的第五二极管和第六二极管，所述第五二极管和第六二极管阴极端相连并连接至所述两路泄流通路的输入端。
4.根据权利要求2所述的具有多种时间常数的整流限幅电路，其特征在于，所述第二整流支路为连接于第一天线端与第二天线端之间的第五二极管和第六二极管，以及第七二极管和第八二极管，所述第五二极管和第六二极管阴极端相连并连接至第一路泄流通路的输入端，所述第七二极管和第八二极管阴极端相连并连接至第二路泄流通路的输入端。
5.根据权利要求2所述的具有多种时间常数的整流限幅电路，其特征在于，所述第二整流支路为连接于第 一天线端与第二天线端之间的第三N型MOS管和第四N型MOS管，所述第三N型MOS管栅极和漏极分别连接至第一天线端，第四N型MOS管栅极和漏极分别连接至第二天线端，第三N型MOS管源极连接至第四N型MOS管源极并连接至所述两路泄流通路的输入端。
6.根据权利要求2所述的具有多种时间常数的整流限幅电路，其特征在于，所述第二整流支路为连接于第一天线端与第二天线端之间的第三N型MOS管和第四N型MOS管，以及第十N型MOS管和第十一 N型MOS管，所述第三N型MOS管栅极和漏极分别连接至第一天线端，第四N型MOS管栅极和漏极分别连接至第二天线端，第三N型MOS管源极连接至第四N型MOS管源极并连接至第一路泄流通路的输入端；所述第十N型MOS管栅极和漏极分别连接至第一天线端，第十一 N型MOS管栅极和漏极分别连接至第二天线端，第十N型MOS管源极连接至第十一 N型MOS管源极并连接至第二路泄流通路的输入端。
7.根据权利要求1所述的具有多种时间常数的整流限幅电路，其特征在于，所述两路泄流通路为并联连接的第一 N型MOS管和第二 N型MOS管，所述第一 N型MOS管和第二 N型MOS管的漏极连接至所述整流电路的输出端，第一 N型MOS管的栅极接第一控制电路输出端，源极接地，第二 N型MOS管的栅极接第二控制电路输出端，源极接地。
8.根据权利要求1所述的具有多种时间常数的整流限幅电路，其特征在于，所述第一控制电路包括第二电流镜管、第一电阻、第二电阻、第五N型MOS管、第六N型MOS管以及第一 P型MOS管，所述第二电流镜管源极连接至电源端，漏极通过串联连接的第一电阻与第二电阻接地，栅极连接至偏置电压端，所述第五N型MOS管的源极接所述第二电流镜管的漏极端，漏极接第一控制电路的输出端，其栅极接控制信号端，所述第一 P型MOS管的源极接所述第二电流镜管的漏极端，漏极接所述第一控制电路的输出端，其栅极连接至所述第六N型MOS管的栅极，第六N型MOS管的漏极接所述第一控制电路的输出端，源极接地，所述第一 P型MOS管的栅极和第六N型MOS管的栅极连接至与所述第五N型MOS管栅极端控制信号相反的控制信号端。
9.根据权利要求1所述的具有多种时间常数的整流限幅电路，其特征在于，所述第二控制电路包括第三电流镜管、第三电阻、第四电阻、逻辑串联开关单元、第一电容、第二电容，以及第七N型MOS管， 所述第三电流镜管源极连接至电源端，漏极通过串联连接的第三电阻和第四电阻接地，栅极连接至偏置电压端，所述逻辑串联开关单元输入端连接至所述第三电流镜管的漏极端，输出端接第二控制电路的输出端，所述第一电容与第二电容并联连接，第一电容与第二电容的正极相连并连接至逻辑串联开关单元的输出端，第一电容与第二电容的负极相连并接地，所述第七N型MOS管的源极端接地，栅极接控制信号端，其漏极接所述第二控制电路的输出端。
10.根据权利要求9所述的具有多种时间常数的整流限幅电路，其特征在于，所述逻辑串联开关单元为至少一个逻辑开关，所述至少一个逻辑开关中，第八N型MOS管的源极端与第二 P型MOS管的源极端相连并连接至所述第三电流镜管的漏极端作为所述逻辑串联开关单元的输入端，所述第八N型MOS管的漏极端与第二 P型MOS管的漏极端相连作为所述逻辑串联开关单元的输出端，所述第八N型MOS管的栅极端接控制信号端，所述第二 P型MOS管的栅极端连接至与所述第八N型MOS管栅极端控制信号相反的控制信号端。
11.根据权利要求1所述的具有多种时间常数的整流限幅电路，其特征在于，所述第一控制电路通过第二电流镜管连接至电源端，第二控制电路通过第三电流镜管连接至电源端，所述第二电流镜管和第三电流镜管栅极分别连接至第一电流镜管的栅极端，所述第一电流镜管的源极连接至电源端，漏极通过阈值单元接地。
12.根据权利要求11所述的具有多种时间常数的整流限幅电路，其特征在于，所述阈值单元为至少一个串联连接的二极管，或者是至少一个串联连接的P型MOS管，或者是至少一个串联连接的N型MOS管， 所述至少一个二极管中，任一二极管阴极端与相邻二极管阳极端连接形成串联结构，第一个二极管阳极端连接至第一电流镜管的漏极端为所述阈值单元的输入端，最后一个二极管阴极端接地为所述阈值单元的输出端； 所述至少一个P型MOS管中，任一 P型MOS管漏极端与相邻P型MOS管的源极端连接形成串联结构，第一个所述P型MOS管的源极连接至第一电流镜管的漏极端为所述阈值单元的输入端，最后一个P型MOS管的漏极接地为所述阈值单元的输出端，各P型MOS管的栅极均与漏极相连； 所述至少一个N型MOS管中，任一 N型MOS管源极端与相邻N型MOS管的漏极端连接形成串联结构，第一个所述N型MOS管的漏极连接至第一电流镜管的漏极端为所述阈值单元的输入端，最后一个N型MOS管的源极接地为所述阈值单元的输出端，各N型MOS管的栅极均与漏极相连。
13.一种无源射频标签，其特征在于，所述无源射频标签包括如权利要求1-12中任一所述的具有多种时 间常数的整流限幅电路。
【文档编号】G06K19/077GK103679259SQ201410009326
【公开日】2014年3月26日 申请日期:2014年1月8日 优先权日:2014年1月8日
【发明者】吴边, 韩富强, 漆射虎 申请人:卓捷创芯科技（深圳）有限公司