专利名称：包括常数调整电路的半导体集成电路的制作方法
技术领域：
本发明涉及一种时间常数调整电路和使用该时间常数调整电路的时间常数调整方法，并且更具体而言，涉及一种具有可变电阻的时间常数调整电路和使用该时间常数调整电路的时间常数调整方法。
背景技术：
作为电阻R值和电容C值的乘积的值RC被称作时间常数。时间常数被用于设置滤波器截止频率的方法，并且较大时间常数与较长时间时段相关。通过设置电阻R和电容 C为可选值，可以在电路中设置时间常数。此处，电阻R和电容C值的变化直接与设置在电路中的时间常数的精确度相关。通常，在集成电路外部准备的电阻和电容变化在几个百分比以内，但是在集成电路中形成的电阻和电容变化大约为15%。在后一情况下，作为电阻和电容乘积的时间常数变化将达到 30%，并且上述实例中滤波器内的截止频率被改变而导致电路特性变差。结合以上说明，专利文献1(JP H10-322162A)公开了一种涉及时间常数调整电路的技术。时间常数调整电路调整集成电路中电子电路的时间常数。时间常数调整电路具有时间基准产生部、时间常数产生部、确定部和存储部。此处，时间基准产生部被配置为包括提供在集成电路外部的时间常数电路并产生时间常数电路的时间常数随着时间流逝而变化的时间基准信号。时间常数产生部被配置成包括集成电路中的时间常数电路并产生时间常数电路的时间常数随着时间流逝而变化的时间常数信号。确定部确定在时间基准信号达到预定值时的时间以及在时间常数信号达到预定值时的时间。存储部存储确定部的确定结果。时间常数调整电路基于存储部的输出来调整电子电路的时间常数。将描述专利文献1中的时间常数调整电路。图1是示意性示出专利文献1中时间常数调整电路的构造的框图。该时间常数调整电路提供有时间基准产生部10、时间常数产生部20、确定部30、存储部40和电子电路 50。应当注意，开始信号输出部(未示出)被连接到图1的时间常数调整电路。将描述时间常数调整电路的各部和外部元件的连接关系。时间基准产生部10和时间常数产生部20连接到开始信号输出部(未示出)。时间基准产生部10和时间常数产生部20的输出连接到确定部30。确定部30连接到存储部40。存储部40连接到电子电路 50。时间常数调整电路实施校正以使得集成电路中的时间常数产生部的时间常数接近作为布置在集成电路外部的时间基准产生部的时间常数的基准值。一般，布置在外部的电阻和电容的变化在几个百分比以内，而形成在集成电路上的电阻和电容的变化约为15%。因此，作为R和C乘积的时间常数的变化落在约30%以内， 从而导致诸如滤波器中的截止频率波动的特性变差。图2是示出根据专利文献1的时间常数调整电路的特定构造实例的电路图。图2 中的时间常数调整电路提供有时间基准产生部10、时间常数产生部21、确定部31、存储部41和电子电路51。此处，图2中的时间常数产生部21、确定部31、存储部41和电子电路51 分别对应于图1中的时间常数产生部20、确定部30、存储部40和电子电路50。时间基准产生部10包括电容1011、电阻1021和开关1031。时间产生产生部21包括电容2111、电阻2121和开关2131。确定部31和存储部41包括第一和第二放大器3011 和3012、触发器4111和电源Vbl。电子电路51包括输入节点5111、放大器5121、第一和第二电容5131和5132、第一至第六电阻5141至5146、第一至第三开关5151至5153以及电源 VAG。电容1011的一端接地。电容1011的另一端连接到电阻1021的一端、开关1031 的一端和放大器3011的非反相输入。电阻1021的另一端连接到电源Vcc。开关1031的另一端接地。开始信号(未示出)连接到开关1031的控制输入。电容2111的一端接地。电容2111的另一端连接到电阻2121的一端、开关2131 的一端和放大器3012的非反相输入。电阻2121的另一端连接到电源Vcc。开关2131的另一端接地。开始信号(未示出)连接到开关2131的控制输入。两个放大器3011和3012中每一个的反相输入连接到电源Vbl。两个放大器3011 和3012的输出分别连接到触发器4111的两个输入端子。触发器4111的输出连接到三个开关5151至5153中的每一个开关的控制输入。输入节点5111连接到两个电阻5141和5142的一端。电阻5142的另一端连接到开关5151的一端。开关5151的另一端连接到电阻5141的另一端、两个开关5152和5153 的每一端、两个电阻5143和5145的一端以及电容5132的一端。电容5132的另一端接地。 开关5152的另一端连接到电容5144的一端。电阻5144的另一端连接到电阻5143的另一端、电容5131的一端和放大器5121的反相输入。开关5153的另一端连接到电阻5146的一端。放大器5121的非反相输入连接到电源VAG。放大器5121的输出连接到电容5131的另一端和两个电阻5145和5146的另一端。此处，电容1011和电阻1021用于产生基准时间常数。应注意这样一个事实，电容1011和电阻1021被布置，以便提高电容值和电阻值的精确度，或者提高时间常数的精确度。图3是示出根据专利文献1的另一时间常数调整电路的构造的电路图。图3中的时间常数调整电路提供有时间基准产生部10、时间常数产生部22、确定部32、存储部42、电子电路52和计数器60。此处，图3中的时间常数产生部22、确定部32、存储部42和电子电路52分别对应于图1中的时间常数产生部20、确定部30、存储部40和电子电路50。图3中的时间基准产生部10的组件与上述图2中的组件相同。时间常数产生部 22包括电容2211、n+l个电阻2221-0至2221-n、开关2231和η个开关2231-1至2231-η。 确定部32和存储部42包括两个放大器3011和3012、计数器4211和电源Vbl。电子电路 52包括输入、放大器5221、电容5231、m+1个电阻5241-0至5241_m和m个开关5251-1至 5251-π ο电容1011的一端接地。电容1011的另一端连接到电阻1021的一端、开关1031 的一端和放大器3011的非反相输入。电阻1021的另一端连接到电源Vcc。开关1031的另一端接地。开始信号连接到开关1031的控制输入。电容2211的一端接地。电容2211的另一端连接到电阻2221-0的一端、开关2231的一端、η个开关2231-1至2231-η的一端和放大器3012的非反相输入。η个开关2231-1 至2231-η的另一端分别连接到η个电阻2221-1至2221_η的一端。电阻2221-0的另一端和电阻2221-1至2221-η的另一端连接到电源Vcc。开始信号连接到开关2231的控制输入和计数器60的输入。计数器60的N个输出分别连接到η个开关2231-1至2231-η的控制输入。电源Vbl连接到两个放大器3011和3012中的每一个放大器的反相输入。两个放大器3011和3012分别连接到计数器4211的两个输入。m个开关5251-1至5251_m的控制输入分别连接到计数器4211的m个输出。电子电路52的输入连接到m+1个电阻5241-0至5241-m的一端。m个电阻5241-1 至5241-m的另一端分别连接到m个开关5251-1至5251_m的一端。电阻5241-0的另一端连接到m个开关5251-1至5251-m的另一端、电容5231的一端和放大器5221的非反相输入。放大器5221的反相输入连接到放大器5221的输出。图3中的时间常数调整电路基于多个电阻的组合来调整时间常数。此时，n+1个电阻和计数器60在用于调整时间常数的模式下使用，同时其他m+1个电阻和计数器4211在其中产生调整的时间常数的正常操作模式下使用。应注意这样一个事实，集成电路规模因此增加。引用列表[专利文献 1] JP H10-322162A
发明内容
在根据专利文献1的时间常数调整电路中，必须准备用于基准的时间常数产生电路。由于时间常数产生电路的面积，半导体芯片面积增加。此外，在根据专利文献1的时间常数调整电路中，制备专用于通过使用精细分辨率来调整时间常数变化的大规模电路，从而导致集成电路布局增加。由于这些原因，通过增加制造成本来实现根据专利文献1的时间常数调整电路。因此，本发明提供一种包括时间常数调整电路的半导体器件，其中能够通过使用开关电容器来获得高精确度。在本发明的一个方面，半导体集成电路包括包括可变电阻、积分电容和放大器的积分电路；开关电容器，其连接到与可变电阻并联的放大器；以及调整电路，其被配置成调整可变电阻的电阻值。该积分电路根据基于可变电阻的电阻值和积分电容的电容值确定的第一时间常数以及基于开关电容器的电容值和积分电容的电容值确定的第二时间常数来产生电压控制信号。该调整电路基于控制信号来调整可变电阻的电阻值。在本发明的另一方面，提供了一种调整积分电路的可变电阻元件的电阻值的方法，该积分电路包括可变电阻、积分电容和放大器。该方法通过以下步骤实现根据基于可变电阻的电阻值和电容的电容值确定的第一时间常数，将电荷注入到积分电容中；将与放大器的连接从可变电阻元件切换到开关电容器；根据基于开关电容器的电容值和电容的电容值确定的第二时间常数来排出存储在电容中的电荷；以及在排出电荷之后，基于电容元件的电压来设置可变电阻的电阻值。在根据本发明的时间常数调整电路中，通过使用开关电容器，即使在时间常数产生电路并入到集成电路中的状态下，也能保持足够的精确度。用于存储时间常数的校正结果的存储部被进一步布置成使得时间常数调整之后的时间常数调整电路和正常操作电路能够被部分地共同使用。能够节省集成电路的端子数目和半导体芯片的面积，且因此可以降低制造成本。此外，只要从外部提供电源，就可自动地且自主地调整时间常数。
从结合附图对某些实施例进行的以下描述，本发明的上述和其他目的、优点和特征将更加明显，其中图1是示意性示出常规时间常数调整电路的构造的框图；图2是示出常规时间常数调整电路的特定构造的电路图；图3是示出另一时间常数调整电路的构造的电路图；图4是示意性示出电子电路整体构造的框图，该电子电路使用根据本发明实施例的时间常数调整电路；图5是示意性示出根据本发明实施例的时间常数调整电路的构造的框图；图6是示出根据本发明实施例的时间常数调整电路的特定构造的电路图；图7是示出根据本发明实施例的时间常数调整电路的构造的电路图，其中增加了触发器部；图8是示出根据本发明实施例的当执行时间常数调整模式时观察到的信号的时间图；图9是示出使用开关电容器的积分电路的电路图；图IOA是示出在使用电阻的积分电路中的连续时间信号处理构造的图；图IOB是示出在使用开关电容器的积分电路中的分离时间信号处理构造的图；以及图11示出了当执行根据本发明的时间常数调整模式时观察到的信号的时间图。
具体实施例方式以下，将参考附图来描述根据本发明的用于实现为半导体集成电路的时间常数调整电路。[第一实施例]图4是示意性示出使用根据本发明第一实施例的时间常数调整电路的电子电路构造的框图。该电子电路提供有天线部(ANT)、低噪声放大器电路部(LNA)、混频电路部，复数带通滤波器部(IF_FIL)、可变增益放大器电路部(VGA)、模数转换器(ADC)和数字基带电路部(DBB)。通过天线(ANT)经由LC阻抗匹配电路(LC-匹配)来接收无线信号。低噪声放大器电路部(LNA)被布置在天线部ANT的后级，以及所接收的信号通过开关(SW)被提供到低噪声放大器电路部(LNA)并通过其放大。混频电路部中的每个被布置在低噪声放大器电路部(LNA)的后级处。通过振荡器(Lo)产生正交信号并将其提供给混频电路部。混频电路部包括用于中频带的放大器(IFA)。复数带通滤波器部(IF_FIL)分别被布置的混频电路部的后级处。复数带通滤波器部(IF_FIL)相互连接。用于调整滤波功能的5位数据从滤波器部(IF_FIL)提供到转换表。可变增益放大器电路部VGA被布置在复数带通滤波器部 (IF_FIL)之一的后级处。模数转换器(ADC)被布置在可变增益放大器电路部(VGA)的后级处。模数转换器(ADC)响应于5位数据、从转换表接收6位数据，以及对放大器(VGA)的输出实施A/D转换。数字基带电路部(DBB)被布置在模数转换器ADC的后级处。数字基带电路部(DBB)也连接到可变增益放大器电路部(VGA)。天线部(ANT)接收高频信号。低噪声放大器电路部(LNA)放大高频信号。通过振荡器(Lo)产生正交信号并将其提供给混频电路部。混频电路部混合正交信号和放大器 (LNA)的输出，并将放大的高频信号转换成中频信号。混频电路部包括放大器(IFA)，其放大中频信号。复数带通滤波器部(IF_FIL)通过使用提供到转换表的5位校正数据，将滤波功能应用到放大的中频信号。可变增益放大器电路部VGA对中频信号实施增益控制。模数转换器(ADC)通过使用6位校正数据，对已经经历增益控制的中频信号实施模数转换。数字基带电路部(DBB)解调已经经历了模数转换的信号，去除近似的干扰波，并对可变增益放大器电路部(VGA)实施反馈增益调整。在图4中示出的电子电路中，时间常数调整电路包括在复数带通滤波器部(IF_ FIL)中。在传统技术中，时间常数调整电路通过微计算机来搜索电阻值校正数据，以及模数转换器ADC接收校正结果作为电容值的校正数据。在传统的技术中，通过微计算机来搜索并存储校正数据，而在本发明中，由于时间常数调整电路实施校正数据的自搜索，因此不需要微计算机。在本发明中，分开地提供寄存器以保持校正数据的搜索结果，使得模数转换器 (ADC)可用作单个单元。图5是示意性示出本发明第一实施例中的时间常数调整电路的构造的框图。图5 中示出的时间常数调整电路提供有用作调整电路的目标时间常数产生部1、作为开关电容器的基准时间常数产生部2、确定部3、存储部4，和用作积分电路的目标电子电路5。应当注意，目标电子电路5被提供在目标时间常数产生部1和确定部3上方。将描述在图5中的时间常数调整电路中的各部之间的连接关系。目标时间常数产生部1和基准时间常数产生部2连接到确定部3。确定部3连接到存储部4。图6是示出根据本发明第一实施例的时间常数调整电路的特定构造的电路图。与图5的时间常数调整电路相似，图6的时间常数调整电路提供有目标时间常数产生部1、基准时间常数产生部2、确定部3和存储部4。目标时间常数产生部1包括计数器101、选择电路102、解码器103、可变电阻104和输入节点105。基准时间常数产生部2是开关电容器， 其包括电容211和四个开关221至224。确定部3包括放大器311、积分电容321、电容322、 三个电阻331至333和开关341。存储部4包括触发器部410和校正结果输出节点420。将描述图6的时间常数调整电路中的各组件之间的连接关系。计数器101连接到选择器的第一输入。计数器101也连接到开关341。选择电路102连接到解码器103和触发器部410。解码器103连接到可变电阻104。可变电阻104的一端连接到输入节点105。 可变电阻104的另一端连接到放大器311的反相输入、开关341的一端、积分电容321的一端和开关224的一端。开关224的另一端连接到电容211的一端和开关223的一端。开关223的另一端接地。电容211的另一端连接到开关221的一端和开关222的一端。开关221的另一端接地。开关222的另一端接地。
7
放大器311的非反相输入连接到两个电阻331和332之间的连接节点。电阻331 的另一端接地。电阻332的另一端连接到电源电压。放大器311的输出连接到开关341的另一端、积分电容321的另一端和电阻333的一端。电阻333的另一端连接到电容322的一端和触发器部410。电容322的另一端接地。触发器410的输出连接到输出节点420和选择电路102。将描述根据本发明的图6中示出的时间常数调整电路的操作。根据本发明的时间常数调整电路具有时间常数调整模式和正常操作模式。在开始操作时，时间常数调整电路在时间常数调整模式下操作。当时间常数调整模式结束时，操作模式转变为正常操作模式。将描述根据本发明的时间常数调整电路中的时间常数调整模式。在时间常数调整模式中，首先，计数器101开始计数操作，以及将指示计数值的计数输出信号输出到选择电路102。选择电路102从计数器101选择计数器输出信号，并将其输出到解码器103。解码器103基于从选择电路102输出的计数器输出信号来产生解码器输出信号。解码器输出信号被提供给可变电阻104。根据来自解码器103的解码器输出信号来切换可变电阻104的电阻值R。因此，时间常数RC变化，时间常数RC基于可变电阻104的电阻值R和积分电容 321的电容值C来确定。应注意，在这一点上，时间常数RC的值仅仅通过临时信号来表示。每当输出计数值的计数器输出信号，计数器101就激活初始化信号miT，并且初始化信号INIT被输出到开关341。当激活初始化信号INIT时，开关341接通。当开关341 接通时，积分电容321放电。每次积分电容321放电，就重置积分的值。用于计数的积分操作持续足够比较时间常数那么长的时段。期望该时段的长度约为时间常数的10倍。可变电阻104的电阻值根据计数来增加，并且因此在该时段期间的一时间处超出与开关电容器相对应的等效电阻值。此时，在放大器311的反相输入中，反转从目标时间常数操作部1提供的电流和通过基准时间常数产生部2排出的电流之间的关系，并且结果是， 放大器311的输出信号被反相。当放大器311的输出信号被反相时，反相的信号被提供给存储部4的时钟端子，以及触发器部410存储来自计数器101的、经由选择电路102的计数值。参考图9和10，将详细描述能够通过使用开关电容器产生高精确度基准时间常数的原因。基准时间常数产生部2通过组合积分电容321和等效于开关电容器的电阻来设置目标时间常数。将描述理想上通过使用开关电容器产生时间常数的原理。图9是示出使用开关电容器的积分电路的电路图。积分电路具有放大器311、电容 211、积分电容321、四个开关221至224、电源电压、时钟信号输入241和反相电路231。将描述图9的积分电路中的各组件之间的连接关系。在放大器311、电容211、积分电容321和四个开关221至2M之间的连接关系与图6中的连接关系相同，且将省略其描述。应当注意开关221的另一端不接地，而是连接到电源电压。时钟信号节点241连接到反相电路231和两个开关221和223中的每一个。反相电路231连接到两个开关222和 224中的每一个。将描述图9的积分电路中的操作。最初，从时钟信号节点241提供时段性时钟信号 CLK。
首先，在时钟信号的高电平时，两个开关221和223接通并且两个开关222和2M 断开。此时，开关电容器的电容211根据以下电荷来充电AQ = CsXVin此处，Cs是开关电容器的电容值，以及Vin是电源电压。接下来，在时钟信号CLK的低电平时，两个开关221和223断开并且两个开关222 和2M接通。此时，充电到电容211中的电荷Δ Q被转移到积分电容321。通过转移电荷Δ Q，下面的电流在电容211和积分电容321之间流动I=AQX fCLK = CsX Vin X fCLK此处，fCLK是时钟信号CLK的频率。当将欧姆定律应用于电流I时，可以获得以下等式I = Vin/Requiv此处，Requiv是对应于电容211的等效电阻值且可表示如下Requiv = l/(CsXfCLK)图IOA和IOB是用于比较积分器中的连续时间信号处理构造和分离时间信号处理构造的图。图IOA示出使用电阻的积分电路中的连续时间信号处理构造。图IOB示出使用开关电容器的积分电路中的分离时间信号处理构造。图IOB的电路图通过简化图9的电路图来提供且将省略其详细说明。图IOA的电路图通过用电阻R替换图9的电路图中的开关电容器来提供。因此，认为图IOA的电路和图IOB的电路实施操作以具有相同的特性。但是，在图IOA的电路中，基于电阻R和积分电容Ci的乘积来确定时间常数τ。 因此，时间常数τ的精确度很大程度上受到电阻R和积分电容Ci的变化的影响。相反，在图IOB的电路中，基于开关电容器的电容Cs和积分电容Ci的比率以及时钟信号频率fM来确定时间常数τ。通常，相邻布置在集成电路中的元件具有相似变化，使得开关电容器中的电容Cs和积分电容Ci的比率基本上是固定的。因此，与图IOA的情况相比，图IOB中的时间常数τ对变化具有耐受性。也就是，只要时钟信号频率fM保持在固定状态，时间常数 τ就可以是固定的。基准时间常数产生部2通过使用开关电容器来提供高度精确的基准时间常数。图7是示出根据本发明的时间常数调整电路的构造的电路图，其中将触发器部 430增加到低通滤波器322和323以及触发器部410的后级。与图6相比，其他变化增加到图7的时间常数调整电路。此处，将描述具有4位精确度的校正数据的情况。更具体地，计数器101输出表示计数值的4位计数器输出信号。选择电路102内部地提供有四个选择器。可变电阻104包括串联连接的16个电阻元件RO至R15。15个开关SO至S14分别连接到在这16个电阻元件RO至R15中的每两个之间的15个连接节点。 解码器103接收4位计数器输出信号，并将其转换成15位解码器输出信号以控制15个开关SO至S14。存储部4包括在前级中的触发器部410、在后级中的触发器部430和用于波形重分割(re-segmentation)的触发器441。触发器部410包括四个触发器411至414。触发器部430包括四个触发器431至434。校正结果输出节点420包括四个校正结果输出端421 至 424。
计数器101输出时钟信号CLK的计数值、作为控制信号的第一初始化信号miT，作为控制信号的第二初始化信号INITD以及控制选择电路102的控制信号TUNE。此处，通过延迟第一初始化信号INIT半个时钟时段来获得第二初始化信号INITD。计数器101不仅连接到开关341，而且连接到波形重分割触发器441。计数器101连接到四个触发器411至 414中的每一个的时钟输入，以对其提供第二初始化信号INITD。计数器101连接到选择电路102中的四个选择器中的每一个，以对其提供控制信号TUNE。在选择电路102中的四个选择器不仅连接解码器103，还分别连接到触发器部410 中的四个触发器411至414。在触发器部410中的四个触发器411至414分别连接到触发器部430中的四个触发器431至434的时钟输入。低通滤波器323和322连接到波形重分割触发器441。波形重分割触发器441连接到触发器部430中的四个触发器431至434的时钟输入。触发器部430中的四个触发器431至434连接到校正结果输出端421和424，并且也分别连接到选择电路102中的四个选择器。从选择电路102向触发器部410中的触发器411至414和解码器103提供校正数据。应当注意，校正数据的精确度可以是除了 4位以外的可选的位数。此时，组件的总数将变化，这取决于校正数据的精确度。图8示出在根据本发明的时间常数调整模式下观察的11个信号中的每一个的时间图。在图8的时间图中，水平轴示出时间。这11个时间图从上到下对应于时钟信号CLK、 四个分频时钟信号、第一初始化信号INIT、4位计数器输出信号的低2位(cO和cl)以及15 个分接头开关SO至S14的三个分接头(sO、si和W)切换的波形。从外部单元提供的时钟信号CLK具有频率fM。计数器101接收时钟信号CLK，以及在该实例中实施4级的分频之后输出第一初始化信号INIT和计数器输出信号。更具体地，在该实例中，在每时钟信号CLK的16个周期的时段中，将第一初始化信号INIT设置成高电平一次、仅达时钟信号CLK的一个周期，并且在剩余时间时段内保持为低电平。对于时钟信号CLK的16个周期的每个时段，从计数器101 输出的计数器输出信号的最小有效位cO也在高电平和低电平之间切换。对于时钟信号CLK的32个周期、64个周期和1 个周期的每个时段，从计数器101 输出的计数器输出信号的较高位在高电平和低电平之间切换。响应于从计数器101输出的计数器输出信号，解码器103输出15位的解码器输出信号，以分别控制15个开关SO至S14。此处，在15位解码器输出信号中，仅一位被设置成高电平，而剩余位全部保持为低电平。也就是，仅15个开关SO至S14中的一个开关被接通而剩余开关全部断开。此处，接通的开关对应于从计数器101输出的计数器输出信号。更具体地，随着计数器101中计数的增加，从第一开关SO至第十五个开关S14的开关以该顺序接通。如上所述，每次计数值切换，第一初始化信号INIT都被设置成高电平并且重置积分值。该实例中，应当理解，在重置积分值之后，直到重置下一积分值经过等于或大于时间常数10倍的时间时段。图11示出当更详细实施根据本发明的时间常数调整模式时观察到的信号的时间图。在图11中，水平轴示出时间。图11示出总共9个信号的时间图。用于9个信号的时间图对应于4位的计数器输出信号、控制信号TUNE、4位的校正结果、从解码器103输出的 16位中的第一、第七、第八和第十五位的解码器输出信号、第一初始化信号INIT、第二初始化信号INITD、在滤波器传输之后的积分器输出信号、在滤波器传输之前的积分器输出信号和用于4位校正结果的临时信号。应当注意，图11中示出的4位计数器输出信号对应于第一至第四位。图11的计数器输出信号的4位中，计数器输出信号的第一和第二位与图8中示出的低2位相同。如上所述，当可变电阻104的电阻值R超出与基准时间常数产生部2中开关电容器相对应的等效电阻值时，来自确定部3的输出从低电平反转成高电平。在图11的实例中， 当解码器输出信号的八位处于高电平时，积分器输出信号被反相。也就是，当解码器输出信号的第一至第七位处于高电平，积分器输出信号处于低电平，而当其的第八至第十六位处于高电平时，积分器输出信号处于低电平。该反相信号用作存储部4的上升沿，以及那时的计数值被存储在四个触发器411至414中作为校正数据。此时，从确定部3输出的确定信号的高频分量通过连接到确定部3的后级的低通滤波器来去除。结果，与图11中滤波器传输之后的积分器输出信号不同，由存储部4接收到的信号示出急剧升高的波形。将详细描述触发器部410和430的用于锁存计数器输出信号的操作。首先，从选择电路102输出的4位计数器输出信号被分别存储在触发器部410中的四个触发器411至 414中。应当注意，第二初始化信号INITD被提供到四个触发器411至414中的每一个的时钟输入。因此，四个触发器411至414以对第一初始化信号INIT延迟半个周期来操作。接下来，存储在触发器部410中的四个触发器411至414中的4位计数器输出信号被分别提供给触发器部430中的四个触发器431至434。此处，从波形重分割触发器441 输出的信号被提供给四个触发器431至434中的每一个的时钟输入。此外，将第一初始化信号INIT提供给波形重分割触发器441的时钟输入。因此，四个触发器431至414以对四个触发器411至414进一步延迟半个周期来操作或者与第一初始化信号INIT同步操作。通过提供这两个半周期延迟，在滤波器传输之后获得的积分器输出信号被设置成高电平时，四个触发器431至434能够确实锁存计数器输出信号。应当注意，如果仅为一级提供触发器部并且与第一初始化信号INIT同步操作，则该计数器输出信号在计数器输出信号变化的时刻被锁存，从而存在操作不稳定的危险。当校正数据存储在存储部4中时，时间常数调整模式结束。当时间常数调整模式结束时，根据本发明的时间常数调整电路被自动地切换到正常操作模式。在图11中，此时， 控制信号TUNE从高电平切换到低电平。对于一般目的，时间常数调整模式仅需要几十μ 秒。将描述在根据本发明的时间常数调整电路中的正常操作模式。当时间常数调整电路的电源开启时仅执行一次调整，并且存储在存储部4中的校正数据保持连续，而没有任何改变，除非时间常数调整电路的电源关断。在该时段期间，存储部4提供校正数据至选择电路102。校正数据经由解码器103被转换成解码器输出信号。解码器输出信号被提供到可变电阻104。根据解码器输出信号，可变电阻104的电阻值被校正为在时间常数调整模式中获得的校正数据。如果非易失性快闪存储器被进一步布置成存储校正数据，则足以在时间常数调整电路的装运时仅应用一次时间常数调整模式。根据本发明，在连续时间类型的Δ Σ ADC低通滤波器部中的电阻和积分器能够转移到时间常数调整模式中。因此，另外需要的组件仅是诸如计数器101、解码器103和触发器部410的小规模数字电路块。换句话说，在根据本发明的时间常数调整电路中，不必增加仅用于时间常数调整目的的大规模电路块。应当注意，在上述描述中，根据本发明的时间常数调整电路包括在图4的电子电路中的复数带通滤波器部IF_FIL中。但是，这仅是实例且本实施例中的时间常数调整电路的应用不限于上述实例。在根据本发明的时间常数调整电路中，作为用于产生基准时间常数的电路，基准时间常数产生部2能够并入到集成电路中。这是由于即使基准时间常数产生部2提供在集成电路上，也能够通过使用开关电容器来维持足够高精确度的基准时间常数。结果，与基准时间常数产生部需要被布置在集成电路外部的情况相比，只要从外部单元向集成电路提供电源，就不仅能够节省用于连接的端子，而且还能够自动地且自主地调整时间常数的变化。此外，在根据本发明的时间常数调整电路中，在时间常数调整之后，在时间常数调整模式和正常操作模式这两者下，能够共享所需的多个电阻、多个开关和计数器。该共享使用的组件通过提供存储部来实现，以及即使具有存储部，也能够基本减少集成电路的布局面积。此外，基准时间常数产生部可以形成在集成电路中，以用作使用主时钟信号的开关电容器。也就是，不必准备集成电路外部的基准时间常数产生部，从而相应地节省集成电路中的端子数目。尽管上面已经结合几个实施例描述了本发明，但是本领域技术人员应该明白的是只提供这些实施例用于说明本发明，且不应以限制性意义依赖于其解释权利要求。
权利要求
1.一种半导体集成电路，包括积分电路，所述积分电路包括可变电阻、积分电容和放大器； 开关电容器，所述开关电容器与所述可变电阻并联地和所述放大器连接；以及调整电路，所述调整电路被配置成调整所述可变电阻的电阻值， 其中，所述积分电路基于第一时间常数以及第二时间常数来产生电压的控制信号，其中所述第一时间常数基于所述可变电阻的电阻值和所述积分电容的电容值来确定，所述第二时间常数基于所述开关电容器的电容值和所述积分电容的电容值来确定，以及其中，所述调整电路基于所述控制信号来调整所述可变电阻的电阻值。
2.如权利要求1所述的半导体集成电路，其中，所述调整电路包括被配置成控制电阻值的计数器，其中，所述积分电路包括确定部，所述确定部被配置成确定所述第一时间常数和所述第二时间常数的关系以输出控制信号；以及存储部，所述存储部被配置成响应于控制信号来存储所述可变电阻值的校正结果。
3.如权利要求2所述的半导体集成电路，其中，所述调整电路还包括选择电路，所述选择电路被布置在所述可变电阻的前级中，并且被配置成输出所述计数器的计数器输出信号和所述存储部中存储的所述校正结果中的一个。
4.如权利要求3所述的半导体集成电路，其中，所述调整电路还包括开关，所述开关被配置成响应于来自所述选择电路的选择电路输出信号来切换所述可变电阻的电阻值；以及解码器，所述解码器被配置成将所述选择电路的输出信号转换成用于控制所述开关的信号。
5.如权利要求2至4中的任一项所述的半导体集成电路，其中，所述存储部包括非易失性快闪存储器。
6.一种调整积分电路的可变电阻元件的电阻值的方法，所述积分电路包括可变电阻、 积分电容和放大器，所述方法包括基于第一时间常数将电荷注入到所述积分电容中，其中所述第一时间常数基于所述可变电阻的电阻值和所述电容的电容值来确定；将与所述放大器的连接从所述可变电阻元件切换到开关电容器； 基于第二时间常数来排出存储在所述电容中的电荷，其中所述第二时间常数基于所述开关电容器的电容值和所述电容的所述电容值来确定；以及在排出电荷之后，基于所述电容元件的电压来设置所述可变电阻的电阻值。
7.如权利要求6所述的方法，其中，所述设置包括 当所述电容元件的电压极性被反相时，产生控制信号； 响应于控制信号，将校正结果存储在存储单元中；以及调整所述可变电阻元件的可变电阻值，直到校正结果被存储。
全文摘要
本发明提供一种包括常数调整电路的半导体集成电路。该半导体集成电路，包括具有可变电阻、积分电容和放大器的积分电路；以及与可变电阻并联的放大器连接的开关电容器；以及被配置成调整可变电阻的电阻值的调整电路。积分电路根据基于可变电阻的电阻值和积分电容的电容值而确定的第一时间常数和基于开关电容器的电容值和积分电容的电容值而确定的第二时间常数来产生电压的控制信号。该调整电路基于该控制信号来调整可变电阻的电阻值。
文档编号H03H11/04GK102195612SQ201110059280
公开日2011年9月21日 申请日期2011年3月9日 优先权日2010年3月9日
发明者冈芳孝 申请人:瑞萨电子株式会社