多阈值电压场效应晶体管及其制造方法与流程

本发明涉及包括多阈值电压(V_t)晶体管的场效应晶体管(FET)结构以及制造该FET结构的方法。

背景技术：

多阈值电压IC器件通常被用在半导体集成电路(IC)工业中来优化延迟或功率。多阈值电压IC器件可以包括多个不同的器件，每一个都具有不同的阈值电压(即，工作电压)。例如，多阈值电压IC器件可以包括低阈值电压器件和高阈值电压器件。实现不同阈值电压器件的一种方法包括沟道和晕环注入优化。这实施重注入来实现更大的阈值电压器件，并且分离用于每一个期望的阈值电压的掩模。注意到，更重的注入工艺可以引起迁移率劣化和结泄露电流，并且针对每个期望的阈值电压使用独立的掩模导致不必要的成本。例如，带间隧穿电流在重注入下是较高的，使得增加了OFF电流。载流子迁移率劣化降低了ON电流。

与沟道/晕环注入优化结合使用的另一种方法包括放大较大阈值电压器件的沟道长度。然而，随着技术节点持续减小，功能密度(即，每芯片面积的互连器件的数量)通常增加而几何尺寸(即，可使用制造工艺创建的最小部件(或线))减小。增大沟道长度以容纳较大阈值电压器件由此消耗了宝贵的IC器件空间，限制了可在单个芯片上制造的器件的数量。此外，较大的沟道长度减小了ON电流并增加电容，因此降低了器件操作的速度。

因此，尽管用于制造多阈值电压器件的现有方法通常足以满足它们的预期目的，但它们不能在所有方面都符合要求。

技术实现要素：

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种FET结构，包括：第一导电类型的晶体管，包括：衬底，具有第二导电类型的区域；第一导电类型的源极和漏极；沟道，位于所述第一导电类型的源极和漏极之间，包括第一导电类型的掺杂物；以及栅极，位于所述沟道上方，包括第二导电类型的功函设置层。

根据本发明的另一方面，提供了一种设置用于FET结构的多阈值电压的方法，包括：形成第一导电类型的低阈值电压(V_t)晶体管，包括：利用第一导电类型的掺杂物注入所述第一导电类型的低V_t晶体管的沟道；以及沉积第二导电类型的功函设置层，以覆盖所述第一导电类型的低V_t晶体管的沟道。

根据本发明的又一方面，提供了一种用于制造具有多阈值电压的FET的方法，包括：从第一掩模中暴露第一导电类型的第一晶体管的沟道和第二导电类型的第一晶体管的沟道；以基本相同的注入剂量，利用第一导电类型的掺杂物掺杂所述第一导电类型的第一晶体管的沟道和所述第二导电类型的第一晶体管的沟道；从第二掩模中暴露第一导电类型的第二晶体管的沟道和第二导电类型的第二晶体管的沟道；以基本相同的注入剂量，利用第二导电类型的掺杂物掺杂所述第一导电类型的第二晶体管的沟道和所述第二导电类型的第二晶体管的沟道；以及在所述第一导电类型的第一晶体管和所述第二导电类型的第一晶体管上方沉积第二导电类型的功函设置层。

附图说明

当阅读附图时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。

图1是根据本发明的一些实施例的FinFET结构的立体图；

图2A是根据本发明的一些实施例的沿着图1中的线AA’所截取的FinFET结构的截面图；

图2B是根据本发明的一些实施例的沿着图1中的线BB’所截取的FinFET结构的截面图；

图3A是根据本发明的一些实施例的沿着图1中的线AA’所截取的FinFET结构的截面图；

图3B是根据本发明的一些实施例的沿着图1中的线BB’所截取的FinFET结构的截面图；

图4是根据本发明的一些实施例的沿着图1中的线BB’所截取的多阈值电压(V_t)FinFET结构的截面图；

图5是根据本发明的一些实施例的用于阈值电压注入的导电类型以及用于多阈值电压(V_t)FinFET结构的功函设置层的导电类型的扩展表；

图6是根据本发明的一些实施例的具有调整的阈值电压的纳米线FET的立体图；

图7示出了根据本发明的一些实施例的具有不同阈值电压的图6中的纳米线FET的沟道区域的截面图；

图8示出了根据本发明的一些实施例的具有调整的阈值电压的全耗尽绝缘体上硅(FD-SOI)FET的截面图；

图9示出了根据本发明一些实施例的具有不同阈值电压的图8中的FD-SOI FET的截面图；

图10至图14示出了根据本发明的一些实施例的FinFET的后栅极操作的部分截面图；以及

图15至图21示出了根据本发明的一些实施例的通过两个注入操作和两个功函设置层沉积操作形成具有N-uLVT、N-LVT、N-SVT、N-HVT、P-uLVT、P-LVT、P-SVT、P-HVT晶体管的多阈值电压FinFET结构的部分截面图。

具体实施方式

旨在结合作为整个说明书一部分的附图来阅读所示实施例的描述。在本文公开的实施例的描述中，任何参考方向或定向仅仅是为了容易描述而不以任何方式限制本发明的范围。诸如“下部”、“上部”、“水平”、 “垂直”、“上方”、“下方”、“向上”、“向下”、“顶部”和“底部”以及它们的衍生词(例如，“水平地”、“向下地”、“向上地”等)的相对术语应该理解为参照它们被描述或者在图中所述的定向。这些相对术语仅是为了便于描述而不要求装置以特定定向来构造或操作。除非另有明确指定，否则诸如“附接”、“固定”、“连接”和“互连”的术语表示结构相互直接或通过中间结构间接固定或附接的关系、以及可移动或刚性附接关系。此外，通过优选实施例示出本发明的特征和优势。因此，本发明不应限制于这些优选实施例，这些优选实施例示出可以单独或者其他特征组合存在的一些可能的特征的非限制组合；本发明的范围通过权利要求进行限定。

在附图中，类似的参考标号在各个附图中用于表示相同或相似的元件，并且示出和描述本发明的所示实施例。附图没有必要按比例绘制，并且在一些情况下，仅为了说明的目的放大和/或简化附图。本领域技术人员可以基于本发明的以下所示实施例理解本发明的许多可能的应用和变化。

用于制造具有不同阈值电压特性的器件的当前方法单独地或结合放大器件的沟道(或栅极)长度利用沟道和晕环注入优化。例如，通过重注入器件沟道/晕环袋并放大其栅极长度来实现高阈值电压器件。重注入工艺可以引起结泄露和/或迁移率劣化。随着器件技术节点持续缩小，放大器件的栅极/沟道长度消耗宝贵的器件区域。此外，当前方法成本较高，这归因于使用针对具有不同阈值电压特性的每个器件的沟道/晕环注入的独立掩模。

鉴于以上所述，具体地，用于阈值电压调整的掺杂(例如，离子注入和热退火)在薄基体FET(thin-body FET)(例如，FinFET、纳米线FET、全耗尽SOI上的FET)中通常是无效的，这增加了在薄基体FET设置中获取适当的多阈值电压FET结构的难度。

多阈值电压(V_T)需要在集成电路中实现更好的功率效率。传统地，通常通过使用两个或多个金属栅极以及两个至四个阈值电压注入来实施多阈值电压FET结构。整个工艺要求多个掩模、光刻和沉积、蚀刻和注入步骤，例如，这增加了最终的薄基体FET产品的成本。此外，用于物联网(IOT)市场的超低功率(ULP)应用需要非常低的生产成本。因此，在本发明中， 提出了仅使用两个金属栅极和两个阈值注入的多阈值电压方案的有效实施方式。本发明的多阈值电压FET在降低薄基体FET技术的成本方面是有利的。

本发明提供了多V_T结构以及制造多V_T结构的方法，其中多V_T结构包括分别为第一导电类型和第二导电类型的超低V_T(uLVT)晶体管、低V_T(LVT)晶体管、标准V_T(SVT)晶体管和高V_T(HVT)晶体管。仅两个功函设置层和两个阈值电压注入被用于实施前述的第一导电类型和第二导电类型的uLVT、LVT、SVT和HVT晶体管。换句话说，可以使用两个功函材料沉积和两个注入操作来形成具有不同阈值电压的总共8个晶体管。

本发明的多V_T结构还提供了uLVT和HVT晶体管而不具有任何阈值注入，因此受益于由降低的杂质散射而引起的较高载流子迁移率。这转而提供了更好的ON电流，因此提供更好的ON/OFF电流比。在本文公开的uLVT和HVT晶体管中可以实现由注入损伤所引起的较少的陷阱生成，由此可以获得降低的陷阱辅助隧穿和带间隧穿(BTBT)电流。在本发明所公开的uLVT和HVT晶体管中还可以获取栅极引发漏极泄露(GIDL)电流的非常低的值(例如小于1nA/μm)、较低的漏极-衬底BTBT电流以及较低的OFF电流。

参照图1，示出了金属栅极(MG)FinFET结构100的立体图。两个半导体鳍103位于衬底101上并且通过浅沟槽隔离件105分离。半导体鳍103可以由硅、硅锗、锗或其他适当的半导体材料形成。金属栅极109位于半导体鳍103的顶面103A和侧壁103B上方。晶体管的沟道(未示出)沿着半导体鳍的顶面103A和侧壁103B进行限定并且在半导体鳍103的源极(S)和漏极(D)之间延伸。在图1中，半导体鳍103沿着Y方向延伸，而栅极109沿着X方向延伸。在随后的附图中，示出了沿着线AA’和线BB’所截取的截面图。线AA’沿着半导体鳍103进行截取并垂直于设置于其上的金属栅极109，因此如图2A和图3A所示，可以观察到半导体鳍103中的源极/漏极(部分地)以及金属栅极109位于顶面103A上方的一部分的截面。线BB’沿着金属栅极109进行截取并且垂直于半导体鳍103，因此如图2B和图3B所示，可以观察到半导体鳍103和金属栅极109的环绕部件的 截面。ILD 107在半导体鳍103的源极(S)和漏极(D)部分处设置在顶面103A和侧壁103B上方。

在本实施例中，衬底101是包括硅的p型半导体衬底(P衬底)或n型半导体衬底(N衬底)。可选地，衬底101包括：另一元素半导体，诸如Ge、SiGe、SiGeSn、SiC、GeSn等)；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaASP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP或它们的组合。在又一可选实施例中，衬底101是绝缘体上半导体(SOI)。在其他可选实施例中，半导体衬底101可以包括掺杂外延层、梯度半导体层和/或上覆不同类型的半导体层的另一半导体层(诸如硅锗层上的硅层)。衬底101可以包括掺杂区域，诸如p阱、n阱或它们的组合。

ILD 107可形成在衬底101上方。ILD 107包括介电材料，诸如氧化硅、氮化硅、氮氧化硅、TEOS形成氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料、其他适当的介电材料和/或它们的组合。示例性低k介电材料包括掺氟硅玻璃(FSG)、掺碳氧化硅、Black (加利福利亚圣克拉拉的Applied Materials)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯高、BCB(二-苯并环丁烯)、SiLK(密歇根中部的Dow Chemical)、聚酰亚胺、其他适当材料和/或它们的组合。ILD层可以包括具有多种介电材料的多层结构。

参照图2A和图2B，示出了MG FinFET结构的两个截面图。图2A和图2B所示截面与图1的立体图的关系在先前段落中进行了说明并且这里不再进行重复。图2A、图2B中与图1所示的元件具有相同参考标号的元件用于表示相同的材料结构，并且为了简化不再进行重复。图2A和图2B示出了通过调整沟道注入和功函设置层具有调整阈值电压的FinFET。沟道长度沿着半导体鳍103的顶面103A进行限定并且在半导体鳍103中的源极(S)和漏极(D)之间延伸。图2A和图2B中的FinFET是第一导电类型的晶体管。通过蚀刻块状半导体衬底101并具有第二导电类型来形成半导体鳍103。不管块状半导体衬底101的导电类型如何，例如，都可以通过阱注入操作来形成相对导电类型的区域。在一些实施例中，如图2A和图 2B所示，半导体鳍103具有与FInFET的少数载流子相反的第二导电类型。源极/漏极设置在沟道113两侧，并且在一些实施例中，在金属栅极109的侧壁间隔件109’下方稍微重叠(在图2A中未示出)。尽管在图2A和图2B中未示出，但应该理解，由于可以作为再生长源极/漏极技术相对于FinFET技术在现有技术范围内，所以在本实施例中实施提升的源极/漏极。

沟道113设置在源极/漏极之间并且掺杂有第一导电类型的掺杂物。由于FinFET是一个薄基体FET，因此掺杂沟道可以被识别为小于约50nm的厚度T，从半导体鳍103的顶面103A开始测量该厚度。在一些实施例中，沟道113中的第一导电类型的掺杂物的浓度大于约1E15/cm³以实现有效的阈值电压调整结果。金属栅极109位于沟道113上方并且具有被配置为考虑沟道掺杂物的导电类型以及掺杂物浓度设置特定功函的功函设置层109A。在一些实施例中，栅极电介质109B可以位于沟道113和功函设置层109A之间。参照图2B，具有第一导电类型注入的沟道113分别位于半导体鳍103的顶面103A和侧壁103B下方，该沟道的厚度小于约50nm。

例如，如果第一导电类型为N型且第二导电类型为P型，则图2A和图2B的多阈值电压FinFET表示具有N掺杂沟道和P功函设置层的NMOSFET。注意，在本发明所提出的多阈值电压FinFET中，掺杂沟道和功函设置层具有不同的导电类型。

参照图3A和图3B，示出了MG FinFET结构的两个截面图。图3A和图3B所示的截面图与图1中的立体图的关系在先前段落中进行了说明，并且这里不再重复。图3A、图3B中与图1、图2A、图2B具有相同参考标号的元件用于表示相同的材料结构，并且为了简化不再重复。在图3A和图3B中，沟道113设置在源极/漏极之间并且掺杂有第二导电类型的掺杂物。

沟道113’设置在源极/漏极之间并且掺杂有第二导电类型的掺杂物。由于FinFET是一个薄基体FET，所以掺杂沟道可以被识别为半导体鳍103的顶面103A下方小于约50nm的厚度T’。在一些实施例中，沟道113中的第二导电类型的掺杂物的浓度大于约1E15/cm³以实现有效的阈值电压调整结果。金属栅极109位于沟道113’上方并具有第一导电类型的功函设置层109A’，该功函设置层被配置为考虑沟道掺杂物的导电类型以及掺杂物浓度 来设置特定功函。在一些实施例中，栅极电介质109B可以位于沟道113’和功函设置层109A’之间。注意，第二导电类型的功函设置层109A设置在第一导电类型的功函设置层109A’上方。用于图3A的FinFET的有效功函接近第一导电类型的功函设置层109A’的有效功函。然而，在其他实施例中，通过附加操作去除第二导电类型的覆盖功函设置层109A。参照图3B，具有第二导电类型注入的沟道113分别位于半导体鳍103的顶面103A和侧壁103B下方，具有小于约50nm的厚度。

例如，如果第一导电类型为N型且第二导电类型为P型，则图3A和图3B的多阈值电压FinFET表示具有P掺杂沟道和N功函设置层的PMOSFET。注意，在本发明所提出的多阈值电压FinFET中，掺杂沟道和功函设置层具有不同的导电类型。

在一些实施例中，图2A和图3A所示的金属栅极109包括分别具有功函设置层109A和109A’的栅极堆叠件。栅极堆叠件包括具有不同导电类型的功函设置层。功函设置层包括n型功函材料或p型功函材料。n型功函材料包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适当的n型功函材料或它们的组合。p型功函材料包括TiN、TaN、Ru、Mo、Al、WN、其他适当的p型功函材料或它们的组合。功函值与功函设置层的材料组成相关联，因此每个栅极堆叠件的功函设置层都被选择以调整其功函值，使得在每个器件区域中实现期望的阈值电压Vt。例如，在本实施例中，图3A中的栅极堆叠件包括n型功函材料(其被选择以实现用于P-FinFET器件的标准阈值电压(STV))，以及图2A中的栅极堆叠件包括p型功函材料(其被选择以实现用于N-FinFET器件的标准阈值电压(STV))。

在一些实施例中，P-FinFET器件和N-FinFET器件形成在同一衬底上。图2A的N-FinFET中的功函设置层109A的功函大于图3A的P-FinFET中的功函设置层109A’的功函。例如，功函设置层109A具有的功函比功函设置层109A’大5％。在一些实施例中，功函设置层109A包括P型功函材料，以及功函设置层109A’包括N型功函材料。在本发明中，功函设置层109A、109A’的功函均在大约3.8eV至大约5.5eV的范围内。

参照图4，示出了具有不同阈值电压的8个FinFET的系列。在一些实施例中，在两个注入操作和两个功函设置层沉积操作下形成8个FinFET，将参照本发明的图15A至图21对其进行描述。例如，FinFET 401是不具有任何沟道注入而具有N功函设置层109A’的uLVT NFET。FinFET 402是具有P型杂质沟道注入且具有N功函设置层109A’的LVT NFET。P型杂质沟道注入可以施加诸如B、In和BF₂的III族元素。FinFET 403是具有N型杂质沟道注入且具有P功函设置层109A的SVT NFET，其中，与覆盖N功函设置层109A’的位置相比较，该P功函设置层109A更接近沟道。FinFET404是不具有任何沟道注入且具有更接近沟道的P功函设置层109A的HVT NFET。FinFET 405是不具有任何沟道注入而具有更接近沟道的P功函设置层109A的uLVT PFET。FinFET 406是具有N型杂质沟道注入且具有更接近沟道的P功函设置层109A的LVT PFET。N型杂质沟道注入可施加诸如P和As的V族元素。FinFET 407是具有P型杂质沟道注入且具有N功函设置层109A’的SVT PFET。FinFET 408是不具有任何沟道注入而具有N功函设置层109A’的HVT PFET。

参照图5，示出了用于阈值电压注入的导电类型以及用于多阈值电压(Vt)FET结构的功函设置层的导电类型的扩展表。WF-1表示第一导电类型的功函设置层。WF-2表示第二导电类型的功函设置层。在本发明中，第一导电类型的功函设置层的功函值小于第二导电类型的功函设置层的功函值。换句话说，第一导电类型的功函设置层可以由N功函材料组成，以及第二导电类型的功函设置层可以由P功函材料组成。然而，上述内容不用于限制本发明，只要WF-1的功函小于WF-2的功函，WF-1和WF-2可以由相同导电类型的功函材料制成。在一些实施例中，WF-1可以表示产生有效功函的材料的组合。材料的组合可以均匀混合或表示为各种材料层的堆叠。这同样适用于WF-2。注意，对于具有uLVT和HVT的NMOS和PMOS来说，不应用沟道注入。对于NMOS来说，结合WF-1和P沟道注入以实现具有LVT的器件。结合WF-2和N沟道注入以实现具有SVT的器件。对于PMOS来说，结合WF-2和N沟道注入以实现具有LVT的器件。结合WF-1和P沟道注入以实现具有SVT的器件。当WF-1是N功函材料并且 WF-2是P功函材料时，具有LVT的NMOS和具有SVT的NMOS具有混合导电类型功函设置层和沟道注入。类似地，具有LVT的PMOS和具有SVT的PMOS具有混合导电类型功函设置层和沟道注入。

参照图6，图6是栅极全包围(GAA)纳米线沟道场效应晶体管(NW-FET)。NW-FET能够使得部件缩放超过当前的平面互补金属氧化物半导体(CMOS)技术。纳米线沟道FET由于它们的静电也受到关注，其可以优于传统的FET器件。纳米线沟道FET的制造可以包括生成纳米线的集合并以期望的方法放置纳米线(例如，自底向上方法)或可以包括各种光刻图案化过程(例如，自顶向下方法)。如图6所示，示出了纳米线和源极/漏极的示意图。纳米线603连接源极/漏极区域并且被栅极电介质609B和栅极609所包围。在图7中进一步提供了沿着线CC’所截取的截面。例如，邻近第一导电类型的纳米线603的表面的沟道具有小于约50nm的厚度。

在图7中，示出了具有不同阈值电压的8个NW-FET的系列。在一些实施例中，在两个注入操作和两个功函设置层沉积操作下形成8个NW-FET。例如，NW-FET 701是不具有任何沟道注入而具有N功函设置层609A’的uLVT NFET。FinFET 702是具有P型杂质沟道注入613’且具有N功函设置层609A’的LVT NFET。FinFET 703是具有N型杂质沟道注入613且具有P功函设置层609A的SVT NFET，其中，与覆盖N功函设置层609A’的位置相比较，该P功函设置层更接近沟道。FinFET 704是不具有任何沟道注入而具有更接近沟道的P功函设置层609A的HVT NFET。FinFET 705是不具有任何沟道注入而具有更接近沟道的P功函设置层609A的uLVT PFET。FinFET 706是具有N型杂质沟道注入613且具有更接近沟道的P功函设置层609A的LVT PFET。FinFET 707是具有P型杂质沟道注入613’且具有N功函设置层609A’的SVT PFET。FinFET 708是不具有任何沟道注入而具有N功函设置层609A’的HVT PFET。

除FinFET和NW-FET之外，具有平面几何形状的CMOS也可以利用本文描述的结构来实施以调整阈值电压。可以通过为NMOS和PMOS器件附加地定制晶体管沟道材料以及它们的对应应力等级来提高用于增强 NMOS和PMOS器件的性能的传统方法的功效。这对于先进的晶体管几何形状(诸如部分耗尽绝缘体上半导体(PDSOI)器件或全耗尽绝缘体上半导体(FDSOI)器件)来说尤其适用。全耗尽平面SOI器件作为传统平面块状CMOS器件的可选方式尤其具有吸引力，因为利用薄Si薄和两个栅极改进的栅极控制能够积极扩展器件尺寸而在静态泄露、短沟道效应或性能劣化方面没有显著的惩罚。FDSOI器件包括金属栅电极以实现期望的阈值电压Vt。

参照图8，图8是FDSOI场效应晶体管(FDSOI-FET)的截面图。如图8所示，隐埋氧化物层810设置在衬底801和耗尽体803之间。第一导电类型的沟道813邻近耗尽体803的顶面。第二导电类型的功函设置层809A位于栅电极809B上方。在一些实施例中，第一导电类型的功函设置层809A’位于第二导电类型的功函设置层809A上方。例如，第一导电类型的沟道813具有小于约50nm的厚度。

在图9中，示出了具有不同阈值电压的8个FDSOI-FET的系列。在一些实施例中，在两个注入操作和两个功函设置层沉积操作下形成8个NW-FET。例如，FDSOI-FET 901是不具有任何沟道注入而具有N功函设置层809A’的uLVT NFET。FDSOI-FET 902是具有P型杂质沟道注入813’且具有N功函设置层809A’的LVT NFET。FDSOI-FET 903是具有N型杂质沟道注入813且具有P功函设置层809A的SVT NFET，其中，与覆盖N功函设置层809A’的位置相比较，该P功函设置层更接近沟道)。FDSOI-FET904是不具有任何沟道注入而具有更接近沟道的P功函设置层809A的HVT NFET。FDSOI-FET 905是不具有任何沟道注入而具有更接近沟道的P功函设置层809A的uLVT PFET。FDSOI-FET 906是具有N型杂质沟道注入813且具有更接近沟道的P功函设置层809A的LVT PFET。FDSOI-FET 907是具有P型杂质沟道注入813’且具有N功函设置层809A’的SVT PFET。FDSOI-FET 908是不具有任何沟道注入而具有N功函设置层809A’的HVT PFET。

注意，在图9中，隔离部件900形成在衬底801中以隔离各个区域，诸如FDSOI-FET 901和FDSOI-FET 902。隔离部件900还将FDSOI-FET 901 和FDSOI-FET 902与其他FDSOI-FET隔离开。隔离部件900使用诸如局部硅氧化(LOCOS)和/或浅沟槽隔离件(STI)的隔离技术来限定和电隔离各个区域。隔离部件900包括氧化硅、氮化硅、氮氧化硅、其他适当材料或它们的组合。通过任何适当的工艺来形成隔离部件900。作为一个实例，形成STI包括光刻工艺、在衬底中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)以及利用一种或多个介电材料填充沟槽(例如，通过使用化学气相沉积工艺)。例如，填充沟槽可以具有多层结构，诸如利用氮化硅或氧化硅填充的热氧化物衬里层。在另一实例中，可以使用诸如以下工艺序列来创建STI结构：生长衬垫氧化物、形成低压化学气相沉积(LPCVD)氮化物层、使用光刻胶和掩模图案化STI开口、在衬底中蚀刻沟槽、任选地生长热氧化物沟槽衬里层以改进沟槽界面、利用氧化物填充沟槽、使用化学机械抛光(CMP)处理来回蚀和平坦化以及使用氮化物剥离工艺来去除氮化硅。

图10至图14示出了在FinFE上实施的“后栅极”操作的部分截面图。在其他实施例中，在本发明的制造工艺中实施“先栅极”操作。在一些实施例中，“后栅极”操作允许减少在形成栅极之后必须执行的随后工艺的数量，包括高温处理。

在图10中，根据本发明的一些实施例，半导体鳍1001形成在半导体衬底(未示出)上方。牺牲介电层1003形成在半导体鳍1001上方。在一些实施例中，牺牲介电层1003是任选的。在一些实施例中，牺牲介电层1003包括通过热或化学气相沉积所形成的氧化物。在一些实施例中，牺牲介电层1003形成在单个晶圆室设备中。在其他实施例中，使用批量模式在熔炉中形成牺牲介电层1003。

在图11中，伪栅极1005形成在牺牲介电层1003上方。在一些实施例中，通过物理气相沉积、化学气相沉积(CVD)或其他适当的沉积操作来形成伪栅极1005。在一些实施例中，可以在CVD操作中使用硅烷(SiH₄)、乙硅烷(Si₂H₆)或二-氯硅烷(SiCl₂H₄)以形成伪栅极1005。伪栅极1005可以包括大约至大约的范围内的厚度。

参照图11和图12，在伪栅极1005上方图案化硬掩模1006，并且图案 被转印到下面的伪栅极1005和任选的牺牲介电层1003。在一些实施例中，硬掩模层1006包括氮化硅、氮氧化硅、碳化硅和/或其他适当的介电材料，并且可以使用诸如化学气相沉积(CVD)或物理气相沉积(PVD或溅射)的方法来形成该硬掩模层。硬掩模层1006包括大约100和大约之间的厚度。在一些实施例中，在硬掩模层上形成抗反射涂层(ARC)以增强用于图案化光刻胶层的光刻工艺。例如，图案化光刻胶层(未示出)可以形成在硬掩模1006上。然后，硬掩模层1006的图案通过干蚀刻、湿蚀刻或它们的组合转印到伪栅极1001。

在图13中，形成侧壁间隔件1010、氮化物层1013和层间介电层(ILD)1009。应该理解，ILD 1009可以包括一种或多种介电材料和/或一个或多个介电层。前面参照图1讨论了用于ILD 1009的材料，这里为了简化不再重复。在一些实施例中，通过化学机械抛光(CMP)工艺平坦化ILD 1009直到如图13所示露出伪栅极1005的顶部。

在图14中，执行栅极替代工艺。通过干蚀刻、湿蚀刻、干蚀刻和湿蚀刻的组合或者其他适当的工艺来去除伪栅极1005和牺牲介电层1003。在一些实施例中，在单步骤蚀刻工艺或多步骤蚀刻工艺中去除伪栅极1005和牺牲介电层1003。例如，第一湿蚀刻工艺用于去除伪栅极1005。第一湿蚀刻工艺可以包括暴露给含氢氧化物溶液(例如，氢氧化铵)、去离子水和/或其他适当的蚀刻溶液。第二湿蚀刻工艺用于去除牺牲介电层1003。第二湿蚀刻工艺包括暴露给缓冲HF溶液或缓冲氧化物蚀刻剂(BOE)。第二湿蚀刻工艺可以选择性地去除牺牲介电层1003并停止于半导体鳍1001，从而在金属栅极结构中形成沟槽1006。应该理解，其他蚀刻化学物也可以用于选择性地去除牺牲介电层1003和伪栅极1005。

图15至图21示出了根据本发明的一些实施例的通过两个注入操作和两个功函设置层沉积操作形成具有N-uLVT 151、N-LVT 152、N-SVT 153、N-HVT 154、P-uLVT 155、P-LVT 156、P-SVT 157、P-HVT 158晶体管的多阈值电压FinFET结构的部分截面图。在图15中，示出了沿着图1的线BB’所截取的截面。在“后栅极”操作方案中，图15示出了在图14所示的栅极替换操作之后的部分截面。例如，在图15中示出了在不同阈值电压下 操作的总共8个FinFET。半导体鳍1503的底部与衬底1501连接，并且相邻鳍通过部分填充在半导体鳍1503的下部之间的介电层1505相互隔离。

在图16中，用于第一注入操作的第一掩模1601形成在半导体鳍1503上方，仅露出具有N-SVT 153(即，第一导电类型的第一晶体管)和P-LVT156(即，第二导电类型的第一晶体管)的FinFET。在一些实施例中，由于施加了基本相同的注入剂量，所以两个露出的FinFET在具有第一导电类型的沟道处具有基本相同的掺杂物浓度。例如，N掺杂物在沟道处具有大于约1E15/cm³的掺杂浓度。在一些实施例中，对于当前的沟道注入操作来说，注入剂量大于约1E11/cm²。在图17中，用于第二注入操作的第二掩模1602形成在半导体鳍1503上方，以仅露出具有N-LVT 152(即，第一导电类型的第二晶体管)和P-SVT(即，第二导电类型的第二晶体管)的FinFET。在一些实施例中，由于施加了基本相同的注入剂量，所以两个露出的FinFET在具有第二导电类型的沟道处具有基本相同的掺杂物浓度。例如，P掺杂物在沟道处具有大于约1E15/cm³的掺杂浓度。在一些实施例中，对于当前的沟道注入操作来说，注入剂量大于约1E11/cm²。应该理解，可以以倾斜角来执行上面提到的沟道注入操作，以均匀地掺杂半导体鳍1503的顶面和侧壁。在一些实施例中，形成掺杂物浓度大于约1E15/cm³的掺杂沟道可以要求低于100KeV的掺杂能量，其中，该掺杂沟道从半导体鳍1503的顶面到达半导体鳍1503的小于大约50nm的深度处。

在图18中，在总共8个FinFET上方毯式沉积第二导电类型的功函设置层1801。功函设置层1801覆盖第一导电类型的掺杂沟道(N-SVT 153、P-LVT 156)、第二导电类型(N-LVT 152、P-SVT 157)以及其他掺杂沟道(N-uLVT 151、N-HVT 154、P-uLVT 155、P-HVT 158，即第一导电类型的第三和第四晶体管、第二导电类型的第三和第四晶体管)。在图19中，从N-uLVT 151、N-LVT 152、P-SVT 157和P-HVT 158(即，第一导电类型的第二和第三晶体管、第二导电类型的第二和第三晶体管)去除功函设置层1801。在图20中，第一导电类型的功函设置层1802毯式沉积在总共8个FinFET上方，因此一些FinFET(N-SVT 153、N-HVT 154、P-uLVT 155、P-LVT 156)包括两个功函设置层1801、1802。在一些实施例中，可以通 过附加蚀刻操作(未示出)从一些FinFET(例如，N-SVT 153、N-HVT 154、P-uLVT 155、P-LVT 156)去除随后沉积的功函设置层1802。例如，每个功函设置层1801、1802都可以具有大约0.1nm至大约50nm的厚度，这取决于影响最终阈值电压的各种设计因素。在图21中，填充金属210形成在总共8个FinFET上方，包括第一导电类型的第一至第四晶体管以及第二导电类型的第一至第四晶体管。

除了功函设置层1801、1802和填充金属之外，栅极堆叠件可以包括其他材料层，诸如界面层、栅极介电层、高k栅极介电层、覆盖层、粘合层、阻挡层、润湿层、其他适当的层和/或它们的组合。通过沉积、光刻图案化和蚀刻工艺来形成栅极堆叠件的功函设置层和其他材料层。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子增强CVD(PECVD)、镀、其他适当的方法和/或它们的组合。光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘焙、掩模对齐、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(例如，硬烘焙)、其他适当工艺和/或它们的组合。可选地，实施光刻曝光工艺或者通过其他适当方法(诸如无掩模光刻、电子束写入或离子束写入)来代替光刻曝光工艺。蚀刻工艺包括干蚀刻、湿蚀刻或其他蚀刻方法。

集成电路器件可以经受进一步的CMOS或MOS技术处理以形成本领域已知的各种部件。例如，还可以形成诸如硅化物区域的一个或多个接触部件(未示出)。接触部件可以耦合至源极和漏极。接触部件包括硅化物材料，诸如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其他适当的导电材料和/或它们的组合。在一个实例中，通过硅化物(自对齐硅化物)工艺来形成接触部件。

随后的处理可进一步包括在衬底上方形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间介电层)，它们被配置为连接集成电路器件200的各种部件或结构。附加部件可以提供到达器件(包括形成的金属栅极结构)的电互连。例如，多层互连包括垂直互连件(诸如传统的通孔 或接触件)和水平互连件(诸如金属线)。各种互连部件可以实施包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关多层互连结构。

本发明中提供的多阈值电压FET可以在各种应用的任何便携式IOT设备中实施，诸如媒体、环境监控、架构管理、能量管理、医疗和健康系统、建筑、工业和家庭监控和自动化、运输、大规模部署等。

本发明提供了一种FET结构，包括第一导电类型的晶体管。晶体管包括：衬底，具有第二导电类型的区域；第一导电类型的源极和漏极；沟道，位于源极和漏极之间，包括第一导电类型的掺杂物；以及栅极，位于沟道上方，包括第二导电类型的功函设置层。

在该FET中，所述沟道从所述衬底的表面延伸到所述衬底的表面下方小于大约50nm的位置处。

在该FET中，所述沟道中的所述第一导电类型的掺杂物浓度大于约1E15/cm³。

该FET还包括第二导电类型的晶体管，包括：衬底，具有第一导电类型的区域；第二导电类型的源极和漏极；沟道，位于所述第二导电类型的源极和漏极之间，包括第二导电类型的掺杂物；以及栅极，位于所述沟道上方，包括第一导电类型的功函设置层。

在该FET中，所述第二导电类型的功函设置层的功函大于所述第一导电类型的功函设置层的功函。

在该FET中，所述第一导电类型的功函设置层的功函和所述第二导电类型的功函设置层的功函均在大约3.8eV至大约5.5eV的范围内。

在该FET中，所述FET是FinFET。

在该FET中，所述FET被集成到物联网(IOT)结构中。

本发明提供了一种设置用于FET结构的多阈值电压的方法。该方法包括通过以下步骤形成第一导电类型的低阈值电压(V_t)晶体管：利用第一导电类型的掺杂物注入第一导电类型的低V_t晶体管的沟道；以及沉积第二导电类型的功函设置层，以覆盖第一导电类型的低V_t晶体管的沟道。

该设置用于FET结构的多阈值电压的方法还包括：形成第二导电类型 的低V_t晶体管，包括：利用第二导电类型的掺杂物注入所述第二导电类型的低V_t晶体管的沟道；以及沉积第一导电类型的功函设置层，以覆盖所述第二导电类型的低V_t晶体管的沟道。

在该设置用于FET结构的多阈值电压的方法中，注入所述第一导电类型的低V_t晶体管的沟道包括：以低于100KeV的能量注入N型掺杂物。

在该设置用于FET结构的多阈值电压的方法中，沉积所述第二导电类型的功函设置层包括：在所述第一导电类型的低V_t晶体管的沟道上方沉积厚度为大约0.1nm至大约50nm的金属或半导体。

该设置用于FET结构的多阈值电压的方法还包括：通过在所述第一导电类型的高V_t晶体管的沟道上方沉积第二导电类型的功函设置层来形成所述第一导电类型的高V_t晶体管。

该设置用于FET结构的多阈值电压的方法还包括：通过在所述第二导电类型的高V_t晶体管的沟道上方沉积所述第一导电类型的功函设置层来形成所述第二导电类型的高V_t晶体管。

本发明提供了一种用于制造具有多阈值电压的FET的方法。该方法包括：从第一掩模中暴露第一导电类型的第一晶体管的沟道和第二导电类型的第一晶体管的沟道；以基本相同的注入剂量，利用第一导电类型的掺杂物掺杂第一导电类型的第一晶体管的沟道和第二导电类型的第一晶体管的沟道；从第二掩模中暴露第一导电类型的第二晶体管的沟道和第二导电类型的第二晶体管的沟道；以基本相同的注入剂量，利用第二导电类型的掺杂物掺杂第一导电类型的第二晶体管的沟道和第二导电类型的第二晶体管的沟道；以及在第一导电类型的第一晶体管和第二导电类型的第一晶体管上方沉积第二导电类型的功函设置层。

该用于制造具有多阈值电压的FET还包括：从所述第一导电类型的第二晶体管和第一导电类型的第三晶体管以及从所述第二导电类型的第二晶体管和第二导电类型的第三晶体管去除所述第二导电类型的功函设置层；以及在所述第一导电类型的第二晶体管和第三晶体管以及所述第二导电类型的第二晶体管和第三晶体管上方沉积第一导电类型的功函设置层。

该用于制造具有多阈值电压的FET的方法还包括：在从所述第一掩模 暴露所述第一导电类型的第一晶体管的沟道和所述第二导电类型的第一晶体管的沟道之前形成多个鳍。

在该用于制造具有多阈值电压的FET的方法中，掺杂所述第一导电类型的第一晶体管的沟道和所述第二导电类型的第一晶体管的沟道包括执行低于100KeV的注入操作。

该用于制造具有多阈值电压的FET的方法还包括：在所述第一导电类型的第一晶体管、所述第一导电类型的第二晶体管和所述第一导电类型的第三晶体管以及所述第二导电类型的第一晶体管、所述第二导电类型的第二晶体管和所述第二导电类型的第三晶体管上方沉积填充金属。

该用于制造具有多阈值电压的FET的方法还包括：从所述第一导电类型的第一晶体管的沟道区域上方以及从所述第二导电类型的第一晶体管的沟道区域上方去除伪栅极。

尽管详细描述了本发明及其优势，但应该理解，在不背离由所附权利要求限定的本发明的精神和范围的情况下可以进行各种改变、替换和修改。例如，可以在不同的方法中实施上述许多工艺或者可以用其他工艺或它们的组合来代替上述许多工艺。

此外，本申请的范围不限于说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。本领域技术人员应该根据本发明的公开容易理解现有或稍后开发的、执行与根据本发明描述的实施例基本相同的功能或实现基本相同结果的工艺、机器、制造、物质组成、装置、方法和步骤。因此，所附权利要求用于在它们的范围内包括这些工艺、机器、制造、物质组成、装置、方法和步骤。