抗干扰存储元件的制作方法
【专利摘要】本发明提供了抗干扰存储元件。抗干扰存储元件包括：静态随机存储器单元，包括第一和第二反相器，所述第一和第二反相器的输出分别为第一存储节点和第二存储节点，所述第一和第二存储节点存储的值合起来表示所述静态随机存储器单元存储的数据；第一CMOS互补传输门、第二CMOS互补传输门，其中第一和第二反相器的输出分别经第一CMOS互补传输门、第二CMOS互补传输门连到对方的控制端。本发明实施例提高了读取1或0时的噪声容限，同时阈值电压损失不至于过大。
【专利说明】抗干扰存储元件
【技术领域】
[0001] 本发明涉及静态随机存储器（SRAM)【技术领域】，更具体地，涉及抗干扰存储元件。
【背景技术】
[0002] 按照数据存储方式，半导体存储器分为动态随机存取存储器（DRAM)，非挥发性存 储器和静态随机存取存储器（SRAM)。SRAM能够以一种简单而且低功耗的方式实现快速的 操作速度，因而建立起其独特的优势。而且，与DRAM相比，因为SRAM不需要周期性刷新存 储的信息，所以设计和制造相对容易。
[0003] 通常，SRAM单元由两个驱动晶体管、两个负载器件和两个存取晶体管组成，根据所 含负载器件的类型，SRAM本身又可以分为完全互补金属氧化物半导体（CMOS) SRAM，高负载 电阻（High Load Resistor) SRAM 和薄膜晶体管（Thin FilmTransistor) SRAM。完全 CMOS SRAM使用PM0S传输晶体管作为负载器件，HLRSRAM使用高负载电阻作为负载器件，而TFT SRAM使用多晶硅TFT作为负载器件。
[0004] 一个传统的完全CMOS SRAM的电路在图1中示出。如图1所示，其基本结构含有 两个钳位的反相器（NM0S传输晶体管Ml和PM0S传输晶体管M5构成一个反相器，NM0S传 输晶体管M2和PM0S传输晶体管M6构成一个反相器）和两个传输晶体管（NM0S传输晶体 管M3和NM0S传输晶体管M4)。字线WL控制M3和M4,在读取和写入操作时，M3和M4导通。 读取时，两根位线BLB和BL均预充电至高电平。写入0时，BL = 1，BLB = 0 ;写入1时，BL =0, BLB = 1。
[0005] 现有的SRAM单元，在读取操作的时候，BL和BLB预充电至Vdd/2。由于晶体管的 分压原理，导致存储0的节点电压上升，从而使静态噪声容限减小。如图1所示，在读取操 作时，两条位线BL和BLB分别充电至Vdd/2,如果左边存储节点Q存储值为1，右边存储节 点QB存储值为0,则当读取操作时，WL = 1，M3导通，由于Q存储的1，M2晶体管栅电压一 直处于开启状态。BLB读取QB中存储的0时，本身被充电至高电平，因此M2和M4形成一 个放电通路，QB电压从0上升。接着，如果QB电压上升到一定程度，由于QB电压连接到Ml 的栅极作为控制信号，可以使Ml导通，从而下拉Q点电位，整个SRAM内存储数据都会发生 翻转。
[0006] 所以说，在读操作后的保持操作中，存储0的节点电压上升至0到Vdd/2之间某一 水平，这取决于M2和M4之间的导通电阻。这时，如果该节点再受到一个噪声电压的扰动， 就更容易发生翻转，因而静态噪声容限减小。
[0007] 同样，在读取"1"时也存在存储节点电压变化的问题。如图1中，BL和BLB在读取 存储数据之前预充电至Vdd/2,若Q = 1，QB = 0,则M3和M5形成通路，Q点电位处于Vdd/2 和Vdd之间某一水平，这取决于M3和M5导通电阻的大小。这时，如果该节点再受到一个噪 声电压的扰动，也容易发生翻转，因而静态噪声容限减小。
[0008] 为了增大噪声容限，人们提出了十管SRAM单元，该SRAM单元是在原有的SRAM六 管结构上增加了 M7?M10四个M0S晶体管，并且始终保持开启。如图2所示，如果存储节 点发生翻转，这四个始终导通的传输晶体管充当电阻和电容，RC路径可以延迟结点的翻转 时间，从而使上拉的PMOS晶体管M3、M4和下拉NMOS晶体管Ml、M2能够有足够的时间对存 储结点的电平进行恢复。但由于该SRAM单元具有如下的缺点，使其未能得到广泛的应用。 首先，单独的NMOS或者PMOS存在阈值电压损失；图2中Ml和M3的漏端存在电压差，从而 使存储节点容易受到噪声的影响。
【发明内容】
[0009] 本发明针对现有技术存在的上述问题，提出了一种高可靠性的新的SRAM单元，从 而提高读取1或〇时的噪声容限，同时阈值电压损失不至于过大。
[0010] 根据本发明的一个实施例，提供了一种抗干扰存储元件，包括：静态随机存储器单 元，包括第一和第二反相器，所述第一和第二反相器的输出分别为第一存储节点和第二存 储节点，所述第一和第二存储节点存储的值合起来表示所述静态随机存储器单元存储的数 据；第一 CMOS互补传输门、第二CMOS互补传输门，其中第一和第二反相器的输出分别经第 一 CMOS互补传输门、第二CMOS互补传输门连到对方的控制端。
[0011] 可选地，第一 CMOS互补传输门由第一 NM0S传输晶体管以及第一 PM0S传输晶体管 并联而成，第二CMOS互补传输门由第二NM0S传输晶体管以及第二PM0S传输晶体管并联而 成，所述第一 NM0S传输晶体管、第二NM0S传输晶体管的栅极连接电压源，所述第一 PM0S传 输晶体管、第二PM0S传输晶体管的栅极连接地，所述第一 NM0S传输晶体管和第一 PM0S传 输晶体管的漏极连接于第一存储节点，所述第一 NM0S和第一 PM0S传输晶体管的源极连接 于第二反相器的控制端，所述第二NM0S传输晶体管和第二PM0S传输晶体管的漏极连接于 第一反相器的控制端，所述第二NM0S传输晶体管和第二PM0S传输晶体管的源极连接于第 二存储节点QB。
[0012] 可选地，第一反相器包括并联的第三PM0S传输晶体管、第三NM0S传输晶体管，第 三PM0S传输晶体管的源极接电压源，第三PM0S传输晶体管的漏极与第三NM0S传输晶体 管的漏极接在一起形成第一存储节点，第三NM0S传输晶体管的源极连接地，第三PM0S传输 晶体管、第三NM0S传输晶体管的栅极接在一起形成第一反相器的控制端。第二反相器包括 并联的第四PM0S传输晶体管、第四NM0S传输晶体管，第四PM0S传输晶体管的源极接电压 源，第四PM0S传输晶体管的漏极与第四NM0S传输晶体管的漏极接在一起形成第二存储节 点，第四NM0S传输晶体管的源极连接地，第四PM0S传输晶体管、第四NM0S传输晶体管的栅 接在一起形成第二反相器的控制端。
[0013] 可选地，第一存储节点接第五NM0S传输晶体管的漏极，第五NM0S传输晶体管的源 极接第一位线，第二存储节点接第六NM0S传输晶体管的源极，第六NM0S传输晶体管的漏极 接第二位线，第五NM0S传输晶体管、第六NM0S传输晶体管的栅极接字线。
[0014] 可选地，第一 CMOS互补传输门、第二CMOS互补传输门的等效电容相同。
[0015] 由于本发明实施例的第一和第二反相器的输出分别经第一 CMOS互补传输门、第 二CMOS互补传输门连到对方的控制端，第一 CMOS互补传输门、第二CMOS互补传输门在存 储节点发生翻转时充当电阻和电容，电阻和电容路径能够延长存储节点的翻转时间，从而 使第一和第二反相器中的晶体管有足够的时间对存储节点的电平进行恢复，从而提高读取 1或0时的噪声容限。同时，采用互补传输门设计，比起单个M0S管，不存在存储节点经过传 输门时阈值电压的损失。
【专利附图】
【附图说明】
[0016] 图1是现有技术传统的完全CMOS SRAM的电路连接图；
[0017] 图2是现有技术的十管SRAM的电路连接图；
[0018] 图3是本发明一个实施例提供的抗干扰存储元件的电路图。
【具体实施方式】
[0019] 为了使本发明的目的、技术方案及优点更加明白清楚，以下结合附图及实施例，对 本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用 于限定本发明。
[0020] 图3示出了根据本发明一个实施例的抗干扰存储元件。该抗干扰存储元件包 括：静态随机存储器单元，包括第一和第二反相器INV1，INV2,所述第一和第二反相器 INV1，INV2的输出分别为第一存储节点Q和第二存储节点QB，所述第一和第二存储节点Q， QB存储的值合起来表示所述静态随机存储器单元存储的数据；第一 CMOS互补传输门M7， M8、第二CMOS互补传输门M9、M10,其中第一和第二反相器INV1，INV2的输出分别经第一 CMOS互补传输门M7, M8、第二CMOS互补传输门M9、M10连到对方的控制端Q'，QB'。
[0021] 可选地，第一 CMOS互补传输门M7, M8由第一 NM0S传输晶体管M7以及第一 PM0S 传输晶体管M8并联而成，第二CMOS互补传输门M9、M10由第二NM0S传输晶体管M9以及第 二PM0S传输晶体管M10并联而成。第一 NM0S传输晶体管M7、第二NM0S传输晶体管M9的 栅极连接电压源VDD，所述第一 PM0S传输晶体管M8、第二PM0S传输晶体管M10的栅极连接 地GND。所述第一 NM0S传输晶体管M7和第一 PM0S传输晶体管M8的漏极连接于第一存储 节点Q，所述第一 NM0S传输晶体管M7和第一 PM0S传输晶体管M8的源极连接于第二反相器 INV2的控制端Q'。所述第二NM0S传输晶体管M9和第二PM0S传输晶体管M10的漏极连接 于第一反相器INV1的控制端QB'，所述第二NM0S传输晶体管M9和第二PM0S传输晶体管 M10的源极连接于第二存储节点QB。
[0022] 可选地，第一反相器INV1包括并联的第三PM0S传输晶体管M5、第三NM0S传输晶 体管Ml。第三PM0S传输晶体管M5的源极接电压源V DD，第三PM0S传输晶体管M5的漏极 与第三NM0S传输晶体管Ml的漏极接在一起形成第一存储节点Q，第三NM0S传输晶体管Ml 的源极连接地GND。第三PM0S传输晶体管M5、第三NM0S传输晶体管Ml的栅极接在一起形 成第一反相器INV1的控制端QB'。
[0023] 可选地，第二反相器INV2包括并联的第四PM0S传输晶体管M6、第四NM0S传输晶 体管M2。第四PM0S传输晶体管M6的源极接电压源V DD，第四PM0S传输晶体管M6的漏极与 第四NM0S传输晶体管M2的漏极接在一起形成第二存储节点QB，第四NM0S传输晶体管M2 的源极连接地GND。第四PM0S传输晶体管M6、第四NM0S传输晶体管M2的栅接在一起形成 第二反相器INV2的控制端Q'。
[0024] 可选地，第一存储节点Q接第五NM0S传输晶体管M3的漏极，第五NM0S传输晶体管 M3的源极接第一位线BL。第二存储节点QB接第六NM0S传输晶体管M4的源极，第六NM0S 传输晶体管M4的漏极接第二位线BLB。第五NM0S传输晶体管M3、第六NM0S传输晶体管M4 的栅极接字线WL。
[0025] 可选地，第一 CMOS互补传输门M7, M8、第二CMOS互补传输门M9、M10的等效电容 相同。这样做的有益效果是，由于第一 CMOS互补传输门、第二CMOS互补传输门在存储节点 发生翻转时，由于其等效电容相同，延长存储节点的翻转时间的程度相同，这样当读取1或 〇时，可以有大致均衡的噪声容限，不至于使读取1的噪声容限很好而读取〇的噪声容限稍 弱，或反之，也就是说，不至于对于读取1和〇表现出不同的抗干扰性能。
[0026] 图3中的第一和第二反相器INV1，INV2、第五NM0S传输晶体管M3、第六NM0S传输 晶体管M4与图1是相同的，是一个传统的静态随机存储器单元，具有两个节点Q、QB。图3 与图1的最主要的区别在于，加入了第一 CMOS互补传输门M7, M8、第二CMOS互补传输门。
[0027] 该抗干扰存储元件的工作原理如下。
[0028] 在存储节点电压发生跳变的情况下，该抗干扰存储元件结构有足够时间使跳变节 点恢复初始值。例如，当存储节点Q的电压从1跳变为〇时，因为第一 CMOS互补传输门M7， M8中M0S管寄生电阻和寄生电容相当于一个RC电路，从而对M0S管的栅电容、节点电容等 进行充电，因此存储节点Q的电压变化会迟延一段时间才变为0。在这段时间内，由于存储 节点QB的电压没有发生跳变，不会与之相连的第二CMOS互补传输门M9、M10的RC电路进 行充电放电，因此不存在时间迟延，存储节点QB的电压保持为0，QB'的电压也保持为0,即 NM0S传输晶体管Ml和PM0S传输晶体管M5的栅极电压保持为0。PM0S传输晶体管M5导通 将存储节点Q的电压拉至高电平1，因此整个抗干扰存储元件在存储节点电压发生跳变的 情况下有足够的时间让存储节点Q的电压从〇恢复为1。同理可以分析其它跳变情况。因 此，本发明有效增强了存储单元的稳定性，提高了数据写入或读取时的抗干扰能力。
[0029] NM0S传输晶体管在传输高电平时存在阈值损失，传输低电平时不存在阈值损失； PM0S传输晶体管在传输低电平时存在阈值损失，传输高电平时不存在阈值损失。CMOS互补 传输门正是基于NM0S传输晶体管和PM0S传输晶体管的"互补"特性，在传输低电平时导通 NM0S传输晶体管，传输高电平时导通PM0S传输晶体管，因此在传输高、低电平时都不存在 阈值损失。
[0030] 对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在 不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。不应将权 利要求中的任何附图标记视为限制所涉及的权利要求。
【权利要求】
1. 一种抗干扰存储元件，其特征在于包括： 静态随机存储器单元，包括第一和第二反相器（INV1，INV2)，所述第一和第二反相器 (INV1，INV2)的输出分别为第一存储节点（Q)和第二存储节点（QB)，所述第一和第二存储 节点（Q，QB)存储的值合起来表示所述静态随机存储器单元存储的数据； 第一 CMOS互补传输门（M7，M8)、第二CMOS互补传输门（M9、M10)，其中第一和第二反相 器（INV1，INV2)的输出分别经第一 CMOS互补传输门（M7, M8)、第二CMOS互补传输门（M9、 M10)连到对方的控制端（Q'，QB'）。
2. 根据权利要求1所述的抗干扰存储元件，其特征在于，第一 CMOS互补传输门（M7， M8)由第一 NM0S传输晶体管（M7)以及第一 PM0S传输晶体管（M8)并联而成，第二CMOS互 补传输门（M9、M10)由第二NM0S传输晶体管（M9)以及第二PM0S传输晶体管（M10)并联而 成，所述第一NM0S传输晶体管（M7)、第二NM0S传输晶体管（M9)的栅极连接电压源（V DD)，所 述第一 PM0S传输晶体管（M8)、第二PM0S传输晶体管（M10)的栅极连接地（GND)，所述第一 NM0S传输晶体管（M7)和第一 PM0S传输晶体管（M8)的漏极连接于第一存储节点（Q)，所述 第一 NM0S传输晶体管（M7)和第一 PM0S传输晶体管（M8)的源极连接于第二反相器（INV2) 的控制端（Q'），所述第二NM0S传输晶体管（M9)和第二PM0S传输晶体管（M10)的漏极连 接于第一反相器（INV1)的控制端（QB'），所述第二NM0S传输晶体管（M9)和第二PM0S传 输晶体管（M10)的源极连接于第二存储节点QB。
3. 根据权利要求1所述的抗干扰存储元件，其特征在于，第一反相器（INV1)包括并联 的第三PM0S传输晶体管（M5)、第三NM0S传输晶体管（Ml)，第三PM0S传输晶体管（M5)的 源极接电压源（V DD)，第三PM0S传输晶体管（M5)的漏极与第三NM0S传输晶体管（Ml)的漏 极接在一起形成第一存储节点（Q)，第三NM0S传输晶体管（Ml)的源极连接地（GND)，第三 PM0S传输晶体管（M5)、第三NM0S传输晶体管（Ml)的栅极接在一起形成第一反相器（INV1) 的控制端（QB'）， 第二反相器（INV2)包括并联的第四PM0S传输晶体管（M6)、第四NM0S传输晶体管 (M2)，第四PM0S传输晶体管（M6)的源极接电压源（VDD)，第四PM0S传输晶体管（M6)的漏 极与第四NM0S传输晶体管（M2)的漏极接在一起形成第二存储节点（QB)，第四NM0S传输晶 体管（M2)的源极连接地（GND)，第四PM0S传输晶体管（M6)、第四NM0S传输晶体管（M2)的 栅接在一起形成第二反相器（INV2)的控制端（Q'）。
4. 根据权利要求1所述的抗干扰存储元件，其特征在于，第一存储节点（Q)接第五 NM0S传输晶体管（M3)的漏极，第五NM0S传输晶体管（M3)的源极接第一位线（BL)，第二存 储节点（QB)接第六NM0S传输晶体管（M4)的源极，第六NM0S传输晶体管（M4)的漏极接第 二位线（BLB)，第五NM0S传输晶体管（M3)、第六NM0S传输晶体管（M4)的栅极接字线（WL)。
5. 根据权利要求1所述的抗干扰存储元件，其特征在于，第一 CMOS互补传输门（M7， M8)、第二CMOS互补传输门（M9、M10)的等效电容相同。
【文档编号】G11C11/413GK104157304SQ201410378139
【公开日】2014年11月19日 申请日期:2014年8月1日 优先权日:2014年8月1日
【发明者】刘梦新, 刘鑫, 赵发展, 韩郑生 申请人:中国科学院微电子研究所