专利名称：相变存储元件的制作方法
技术领域：
本发明一般地涉及半导体结构，更具体地说，涉及具有嵌入单掩模增加(adder )相变存储元件的半导体结构及其使用锁孔转移(keyhole-transfer)方法的制造方法。
背景技术：
典型地，相变存储器要求的编程电流要求结构的一些方面具有亚光刻限定的特征尺寸，以便为相变存储元件和存取电路保持小的单元尺寸。一些应用，如熔断器件，具有更低的面积要求。在这些应用中，例如，重要的是最小化将嵌入存储元件制造到已有互补金属氧化物半导体(CMOS)技术中的附加工艺成本。图I示出了典型的半导体结构。如图I所示,CMOS结构10包括其上形成有硼磷娃酸盐玻璃(BPSG)介质层12的衬底11。使用例如，在BPSG介质层12中形成多个导电接触 14 (例如，钨)并且被氮化钛衬里15 (钨填充沉积之前使用)环绕，以形成导电接触14。还提供存取晶体管，其具有栅极16和与栅极16的侧壁邻接的隔离物17以及源极/漏极区域18。在衬底11中形成浅沟槽隔离(STI)区域19以在存取晶体管和其它器件之间提供电隔离。导电接触14连接源极/漏极区域18。第一金属区域21 (Ml)在第一介质层20内的每个导电接触的顶上形成并用第一帽盖层22帽盖。然后，形成第二介质层23以容纳过孔24并且用第二帽盖层25帽盖。在第三介质层28中在每个过孔24上形成第二金属区域26(M2)，过孔24连接第一金属区域21和第二金属区域26。
发明内容
本发明试图通过最小化在半导体结构中使用的附加光刻掩模层的数量来最小化上述工艺的成本。因此，本发明提供一种用于在半导体结构中制造嵌入相变存储元件的方法，仅增加利用半导体结构的缩放(scaled)尺寸和锁孔转移方法的单个光刻掩蔽操作。根据本发明的一个方面，提供了一种在半导体结构中制造相变存储元件的方法。该方法包括蚀刻到底电极的上表面的开口，所述第一开口被形成为具有的这样的高度，所述高度等于在所述半导体结构内的同一层处的介质层中形成的金属区域的高度；并且在所述开口内形成保形(conformal)膜并凹陷所述保形膜以暴露所述底电极的所述上表面。该方法还包括在所述开口中沉积相变材料；凹陷所述开口中的所述相变材料；以及在凹陷的相变材料上形成顶电极。根据本发明的另一方面，提供了一种具有嵌入其中的单掩模增加相变存储元件半导体结构的制造方法。该方法包括凹陷多个导电接触以在衬底中的每个导电接触的上表面形成多个过孔，所述衬底包括要与所述导电接触连接的存取电路和在其上形成的第一介质层；在形成的每个过孔中形成底电极；在各个底电极上形成的第二介质层中形成第一金属区域。在第二介质层中蚀刻到邻近所述第一金属区域的各底电极的上表面的开口，在所述开口内沉积保形膜并凹陷所述保形膜以暴露所述各底电极的上表面。所述方法还包括在开口中沉积相变材料，凹陷在所述开口中的所述相变材料，在凹陷的相变材料上形成顶电极，以及形成第二金属区域以及在所述第一和第二金属区域之间的过孔以将所述第一金属区域连接到所述第二金属区域。仍根据本发明的另一个方面，提供了一种半导体结构的相变存储元件。所述相变存储元件包括底电极，在具有存取电路的衬底中的导电接触的接触表面上形成，以及开口，在底电极的上表面上形成。形成的开口的高度等于半导体结构中的同一层处形成的金属区域的高度，并且所述开口包括通过锁孔转移操作或轴环(collar)操作蚀刻的保形膜并具有在其中形成的凹陷相变材料和在开口中形成顶电极的顶电极材料。仍根据本发明的另一方面，提供了一种具有嵌入其中的单掩模增加相变存储元件的半导体结构的制造方法。所述半导体结构包括多个导电接触，被凹陷以在衬底内的每个导电接触的上表面形成多个过孔，所述衬底包括要与所述导电接触连接的存取电路并且具有在其上形成的第一介质层；在每个过孔中形成的底电极；在各个底电极处的第一介质层上形成的第二介质层中形成的第一金属区域；以及在所述第二介质层中形成的到各底电极的上表面的开口，所述开口包括通过锁孔转移操作或轴环操作蚀刻的保形膜并具有在其中形成的凹陷相变材料。所述半导体结构还包括在所述开口中的所述凹陷相变材料上形成的顶电极，在所述第二介质层上形成的第三介质层中形成的过孔，以及在所述第三介质层之上的第四介质层中形成第二金属区域。在所述第一和第二金属区域之间形成在所述第三介质层中的过孔以连接所述第一金属区域和所述第二金属区域。通过本发明的技术将认识到另外的特征和优点。这里将详细描述本发明的其它实施例和方面并且被认为是要求保护的本发明的一部分。参考说明和附图是为了更好的理解本发明的优点和特征。
现在将参考仅作为实例的附图描述本发明的实施例，其中图I是示出了常规半导体结构的图。图2是示出了具有可以在本发明的实施例中实施的嵌入相变存储元件的半导体结构的制造操作的图。图3是示出了可以在本发明的实施例中实施的相变存储元件中的导电接触的凹陷操作的图。图4是示出了用于形成可以在本发明的实施例中实施的相变存储元件中的底电极的沉积操作的图。图5是示出了可以在本发明的实施例中实施的相变存储元件中的底电极的平坦化操作的图。图6是示出了可以在本发明的实施例中实施的半导体结构的第一金属区域的形成的图。图7是示出了可以在本发明的实施例中实施的在第一金属区域上的帽盖层的沉积的图。图8是示出了可以在本发明的实施例中实施的在相变存储元件内形成限定位线 的开口的图。图9是示出了可以在本发明的实施例中实施的图8的开口的凹陷操作的图。
图10是示出了可以在本发明的实施例中实施的保形膜的沉积操作。图11示出了可以在本发明的实施例中实施的图10中示出的保形膜的蚀刻操作。图12是示出了可以在本发明的实施例中实施的在相变存储元件的开口内的相变材料的沉积操作的图。图13是示出了可以在本发明的实施例中实施的相变存储元件的相变材料的平坦 化操作的图。图14是示出了可以在本发明的备选实施例中实施的保形膜的沉积操作的图。图15是示出了可以在本发明的备选实施例中实施的图14示出的保形膜的蚀刻操作的图。图16是示出了可以在本发明的备选实施例中实施的相变材料的沉积操作的图。图17是示出了可以在本发明的实施例中实施的相变材料的凹陷操作的图。图18是示出了可以在本发明的实施例中实施的相变存储元件的顶电极的形成操作的图。图19是示出了可以在本发明的实施例中实施的相变存储元件的顶电极的平坦化操作的图。图20是示出了可以在本发明的实施例中实施的相变存储元件之上的帽盖层的沉积的图。图21是示出了可以在本发明的实施例中实施的半导体结构的最后制造操作的图。
具体实施例方式本发明提供了一种包括在先进CMOS技术、bi-CMOS技术和SiGe-基技术中的单掩模加法相变存储元件。下面参考图2到21描述包括嵌入相变存储元件150的半导体结构200 (图21中示出)的制造。现在参考图2，提供了可以在本发明的实施例中实施的相变存储元件的制造操作示意图。如图2所示，提供了具有在其上形成的第一介质层100 (例如硼磷硅酸盐玻璃(BPSG)介质层)的衬底50。本发明不限于BPSG型晶片并且这里为了阐述目的可以利用任意合适的晶片类型。在BPSG介质层100中形成多个导电接触101并且由在沉积接触之前使用的氮化钛衬里102环绕以形成导电接触101。根据本发明的实施例，导电接触101可以包括例如钨(W)、或氮化钛(TiN)或铜(Cu)。导电接触与衬底50中的存取电路(例如，存取晶体管)连接。存取晶体管包括栅极103和邻近栅极103侧壁的隔离物104以及源极/漏极区域105。在衬底50中形成浅沟槽隔离(STI)区域106以在存取晶体管和其它器件之间提供电隔离。导电接触101连接源极/漏极区域105。在BPSG介质层100之上形成预定厚度范围从约20纳米(nm)到约50纳米(nm)的第一帽盖层107。第一帽盖层107可以包括例如氮化硅(SiN)或二氧化硅(SiO2),然而，本发明不限于此。第一帽盖层107可以结合成为BPSG介质层100的顶层或者可选地第一帽盖层107可以在BPSG介质层100的顶上形成并且通过常规抛光工序抛光。下面参考图3到6描述底电极的形成工艺。可以参考2009 年 8 月 28 日提交的 fceitwisch 等人的名称为 “FLAT LOWER BOTTOM ELECTRODE OFPHASE CHANGE MEMORY”的美国专利发明S/N12/550048或者参考在2009年11月16日提交的 Matthew fceitwisch 等人的名称为 “SELF-ALIGNED LOWER BOTTOM ELECTRODE” 的美国专利发明S/N 12/619375形成底电极，这里引入其整个内容作为参考。图3示出了可以在本发明的实施例中实施的相变存储元件中的导电接触的凹陷操作。如图3所示，使用例如反应离子蚀刻(RIE)工艺关于第一帽盖层107凹陷导电接触101，以形成过孔101a。根据本发明的一个实施例，蚀刻导电接触101的深度是第一帽盖层107加上另外的10-15 (nm)纳米以形成过孔IOla0图4示出了可以在本发明的实施例中实施的相变存储元件中的电极材料的沉积。如图4所示，在第一帽盖层107上和过孔IOla内沉积可选择的电极材料108。根据本发明的一个实施例，可选择的电极材料108可以包括氮化钛(TiN)、钨(W)或任意合适的导电材料。根据一个实施例，沉积约10纳米(nm)的离子金属等离子体(MP)钛接着沉积可以通过化学气相沉积(CVD)工艺沉积的氮化钛层。根据本发明的一个实施例，电极材料108与选择的相变材料120相容，如随后参考图12所描述的。图5示出了可以在本发明的实施例中实施的相变存储元件中的电极材料的平坦 化操作。如图5所示，使用化学机械抛光(CMP)工艺平坦化电极材料108以在每个导电接触101上形成下部底电极109。在本发明的一个实施例中，第一帽盖层107作为CMP停止层。图6示出了可以在本发明的实施例中实施的半导体结构的第一金属区域的形成。如图6所示，在第一帽盖层107上形成第二介质层111并且在第二介质层111中形成第一金属区域112 (Ml)0例如，第二介质层111可以由二氧化硅(SiO2)形成。例如，第一金属区域112可以由铜(Cu)形成，然而本发明不限于此，还可以使用包括铝(Al)、氮化钛(TiN)和钨(W)基材料的其它类型的金属。图7示出了可以在本发明的实施例中实施的半导体结构的第二帽盖层的形成。如图7所示，在第二介质层111上形成第二帽盖层114并且用于帽盖第一金属区域112中包含的金属。根据本发明的一个实施例，形成第二帽盖层114的材料可以与第一帽盖层107的相同。例如，第一和第二帽盖层107和114都可以由例如氮化硅(SiN)形成。下面将参考图8到21讨论嵌入相变存储元件的制造。图8示出了用于在本发明的实施例中实施的相变存储元件的开口的形成。如图8所示，蚀刻开口 116穿过第二帽盖层114和第二介质层111以接触各个底电极109的上表面。根据本发明的一个实施例，开口 116可以是沟槽或过孔。如图8所示，开口 116邻近第一金属区域112并且形成在与第一金属区域112相同的高度处。在半导体结构的同一层(例如，第二介质层111)中形成开口 116。蚀刻开口 116以限定相变存储的位线。下面将参考图9到11讨论锁孔转移方法。随后还参考图14到16讨论可选的轴环(collar)工艺方法。图9是示出了可以在本发明的实施例中实施的图8的开口 111的凹陷操作的图。如图9所示，凹陷第二介质层111，制造第二帽盖层114的外伸部分114a和114b。使用例如缓冲氧化物蚀刻(BOE)工艺凹陷第二介质层111。图10是示出了可以在本发明的实施例中实施的开口 116中的保形膜的沉积操作的图。如图10所示，在过孔116中沉积保形膜118并箍缩(pinch)以在过孔116的下部区域形成空隙(例如，锁孔结构18a)。保形膜118可以是CVD或ALD氧化硅(SiO)或氮化硅(SiN)0可选地，下面将参考图14到16描述，进行轴环沉积操作以形成向下到底电极109的上表面的缩放的(scaled)孔。
图11是示出了可以在本发明的实施例中实施的图10的保形膜的蚀刻操作的图。如图11所示，通过各向异性蚀刻工艺凹陷保形膜118并且锁孔结构118a被向下转移到下面的底电极109的上表面。图12是示出了可以在本发明的实施例中实施的在相变存储元件中的相变材料的沉积的图。如图12所示，在开口 116中沉积相变材料120，从而填充开口 116并且沿着第二帽盖层114。根据本发明的实施例，相变材料120可以由碲化锗锑(GeSbTe)或镓(Ga)/Sb、铟(In)/Sb、In/硒(Se)、Sb/Te、Ge/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、银(Ag)/In/Sb/Te、Ge/Sb/Se/Te、Te/Ge/Sb/硫(S)合金中的一种。可以使用宽范围的合金成分。可以使用例如物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、旋涂工艺或电化学镀敷工艺或任意其它合适的沉积操作沉积相变材料120。
图13是示出了可以在本发明的实施例中实施的图12中示出的相变存储元件的相变材料的平坦化操作的图。如图16所示，使用化学机械抛光(CMP)工艺抛光相变材料120。如进一步所示，相变材料120在第二帽盖层114处停止。因此，第二帽盖层114作为CMP的
停止层。图14到16示出了可以在本发明的备选实施例中实施的保形膜的沉积和蚀刻操作。更具体地说，图14到16示出了用于沉积和蚀刻保形膜118的轴环工艺。如图14所示，在开口 111中沉积保形膜118。在图15中，通过反应离子蚀刻(RIE)操作，将保形膜118向下蚀刻到底电极109的上表面。根据本发明的一个实施例，可以根据需要改变蚀刻后剩余保形膜118的宽度，以便在完成轴环工艺之后减少开口 116的宽度。在图15中，在开口 116中沉积相变材料120。下一步，以与上面参考图13讨论的相同的方式执行相变材料120的平坦化。图17是示出了可以在本发明的实施例中实施的相变材料的凹陷操作。如图17所示，使用例如RIE工艺、溅射工艺或湿法化学工艺以预定凹陷量(RA)来凹陷相变材料120以形成过孔121。根据本发明的一个实施例，预定凹陷量RA范围从约15纳米(nm)到约60纳米(nm)。根据本发明的一个实施例，过孔121可以具有等于第一金属区域112的高度的一半的高度。根据本发明的另一个实施例，过孔121具有从约20纳米(nm)到100纳米(nm)的预定高度范围。图18是示出了可以在本发明的实施例中实施的相变存储元件的顶电极的形成的图。如图18所示，通过在第二帽盖层114上和过孔121中首先沉积诸如氮化钛(TiN)的电极材料122 (例如，相变材料帽盖层)，形成顶电极123 (如图19所示)。图19是示出了相变存储元件的顶电极的平坦化操作。如图19所示，从第二帽盖层114的上表面移除材料122以便材料122 (例如CMP氮化钛(TiN))在第二帽盖层114处停止以形成顶电极123。根据本发明的实施例，底电极109和顶电极123由相同的材料构成。如图21所示，形成产生的相变存储元件150。根据本发明的一个实施例，相变材料120和顶电极123可以一起形成为使它们具有与在半导体结构中的第一金属区域112相同的高度。另外，在图20中，在第二帽盖层114和顶电极123的上表面上形成第三帽盖层124以覆盖顶电极123。可以由与第一和第二帽盖层107和114相同的材料形成第三帽盖层124。例如，三个帽盖层107，114，和124都由例如氮化硅(SiN)形成。接下来，在图21中，进行剩余的后端制程工艺(例如，最后的制造工艺)以形成半导体结构200。注意，虽然这里描述的工艺顺序是首先是第一金属化工艺接着是相变元件的形成。这里公开的这两个工艺也可以以相反顺序出现。图21是示出了可以在本发明的实施例中实施的半导体结构的最终制造工艺。如图21所示，半导体结构200还包括在第三帽盖层124上并且具有在其中形成的过孔128的第三介质层126，在第三介质层126的上表面上形成第四帽盖层130以帽盖包含在过孔128中的材料，并且在过孔128的上表面的第四介质层134中形成第二金属区域132。过孔128将第一金属区域112连接到第二金属区域132。根据本发明的实施例，可以使用常规单或双镶嵌工艺形成过孔128和第二金属区域134以便分别或同时形成过孔128和第二金属区域134。本发明的实施例提供了一种使用单光刻掩蔽操作在半导体结构中制造嵌入相变存储元件的方法。因此，本发明提供了最小化附加掩蔽层的数目并进而最小化处理成本的优点。本发明还提供了另外的有点，例如保持低的重置电流并且通过使用锁孔转移操作形成亚光刻孔具有小的印迹，以及金属化层出现与没有相变元件的结构相同的物理区域中以便与布线电容和电阻相关的电模式与有或者没有附加相变元件时的相同或非常相似。这里使用的术语仅用于描述具体实施例而不是旨在限制本发明。如这里使用的，单数形式“一” “一个”和“这个”也旨在包括复数形式，除非上下文清楚地另外指出。还应该明白，当在此说明书中使用术语“包括”和/或“包含”时，表示说明的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件部件和/或其组。下面权利要求中的相应的结构、材料、作用以及所有方式或步骤加功能元件的等价物旨在包括用于执行所特别要求保护的其它要求保护的元件结合的功能的任意结构、材料或作用。本发明的描述旨在示例和描述而不旨在穷尽或限制本发明在公开的形式内。本领域的技术人员将明白，在不脱离本发明的精神范围内可以有许多修改和变化。选择和描述实施例的目的是更好的解释本发明的原理和实践应用及使本领域的其他技术人员理解本发明的具有适合预期实际应用的各种修改的各种实施例。这里示出的流程图仅是一个实例。在没有脱离本发明的精神的情况下，描述的图或步骤(或操作)可以有多种变化。例如，可以以不同的顺序执行步骤，或添加、删除或修改 步骤。所有的这些变化都被认为是要求保护的本发明的一部分。
权利要求
1.一种制造包括相变存储元件的半导体结构的方法，所述方法包括如下步骤 蚀刻到底电极的上表面的开ロ，所述第一开ロ被形成为具有的这样的高度，所述高度等于在所述半导体结构内的同一层处的介质层中形成的金属区域的高度； 在所述开口内沉积保形膜并凹陷所述保形膜以暴露所述底电极的所述上表面； 在所述开ロ内沉积相变材料； 凹陷所述开口内的所述相变材料；以及 在凹陷的相变材料上形成顶电极。
2.根据权利要求I的方法，其中在所述开口内沉积保形膜并且凹陷所述保形膜包括 在沉积所述保形膜之前，凹陷所述开ロ的侧壁； 在所述开ロ的中心区域处的所述保形膜中形成锁孔；以及 将所述锁孔转移到所述底电极的所述上表面；
3.根据权利要求I的方法，其中凹陷所述相变材料包括 在所述凹陷相变材料的上表面形成用于沉积顶电极材料以形成所述顶电极的过孔。
4.根据权利要求3的方法，其中在所述凹陷相变材料的上表面形成的所述过孔具有等于所述金属区域的所述高度的一半的预定高度。
5.根据权利要求3的方法，其中在所述凹陷相变材料的上表面形成的所述过孔具有的高度范围从约5纳米(nm)到100纳米(nm)。
6.根据权利要求I的方法，其中所述开ロ由沟槽或过孔形成。
7.根据任一前述权利要求的方法，还包括 凹陷多个导电接触以在衬底中的每个导电接触的上表面形成多个过孔，所述衬底包括将要与所述导电接触连接的存取电路和在其上形成的第一介质层； 在形成的每个过孔中形成所述底电极；以及 在各个底电极上形成的第二介质层内形成第一金属区域。
8.根据权利要求7的方法，其中在所述相变存储元件之后形成所述第一金属区域。
9.根据权利要求7的方法，其中，以等于除了所述第一介质层的深度之外的进ー步的约10纳米(nm)到15纳米(nm)的深度凹陷所述多个导电接触，以便形成所述多个过孔。
10.根据权利要求7的方法，其中形成所述底电极包括 在帽盖所述第一介质层上的帽盖层上和每个过孔内沉积电极材料；以及 平坦化在每个过孔外部的所述电极材料。
11.根据权利要求10的方法，其中所述电极材料包括氮化钛(TiN)或钨(W)中的至少ー种。
12.—种半导体结构的相变存储元件,所述相变存储元件包括 底电极，在具有存取电路的衬底中的导电接触的接触表面上形成；以及 开ロ，在所述底电极的上表面上形成，所述开ロ被形成为具有这样的高度，所述高度等于在所述半导体结构内的同一层处形成的金属区域的高度，以及所述开ロ包括通过锁孔转移操作或轴环操作蚀刻的保形膜并具有在其中形成的凹陷相变材料和在所述开口中形成所述顶电极的顶电极材料。
13.根据权利要求12的相变存储元件，其中在所述相变材料的上表面形成具有等于所述金属区域的高度的一半的预定高度的过孔以形成顶电扱。
14.根据权利要求12的相变存储元件，其中在所述相变材料的上表面形成具有从约5纳米(nm)到约100纳米(nm)的范围的高度过孔，以形成顶电极。
15.根据权利要求12的相变存储元件，其中所述开ロ是沟槽或过孔。
16.ー种具有嵌入其中的单掩模増加相变存储元件的半导体结构，所述半导体结构包括 多个导电接触，被凹陷以在衬底内的每个导电接触的上表面形成多个过孔，所述衬底包括要与所述导电接触连接的存取电路并具有在其上形成的第一介质层； 底电极，在每个过孔中形成； 第一金属区域，在各底电极处在所述第一介质层之上的第二介质层内形成； 在所述第二介质层内形成的到各底电极的上表面的开ロ，以及所述开ロ包括通过锁孔转移操作或轴环操作蚀刻的保形膜并具有在其中形成的凹陷相变材料； 在所述开口内的所述凹陷相变材料上形成的顶电极； 在所述第二介质层之上形成的第三介质层中形成的过孔；以及在所述第三介质层之上形成的第四介质层中形成第二金属区域，在所述第一和第二金属区域之间形成在所述第三介质层中形成的过孔以将所述第一金属区域连接到所述第二金属区域。
17.根据权利要求16的半导体结构，其中每个底电极由包括氮化钛(TiN)或钨(W)中的至少ー种的材料形成。
18.根据权利要求16的半导体结构，其中所述开ロ被形成为具有等于所述第一金属区域的高度的高度。
19.根据权利要求16的半导体结构，其中凹陷所述相变材料以在所述相变材料的上表面形成用于沉积顶电极材料以形成所述顶电极的过孔。
全文摘要
一种制造在半导体结构中的相变存储元件以及具有该元件的半导体结构的方法，该方法包括在底电极的上表面蚀刻开口，所述开口被形成为具有等于半导体结构中的同一层处的介质层中形成的金属区域的高度，在开口内沉积保形膜并且凹陷所述保形膜以暴露底电极的上表面，在开口中沉积相变材料，凹陷开口中的相变材料，以及在凹陷的相变材料上形成顶电极。
文档编号H01L45/00GK102667946SQ201080053113
公开日2012年9月12日 申请日期2010年10月26日 优先权日2009年11月25日
发明者C·H·拉姆, M·J·布赖特维施 申请人:国际商业机器公司