半导体集成电路制造的方法
【技术领域】
[0001]本发明总体涉及半导体集成电路，更具体地，涉及半导体集成电路的制造方法。
【背景技术】
[0002]半导体集成电路(IC)工业已然经历了快速发展。IC设计和材料的技术进步产生了数代1C，其中，每一代都比前一代具有更小且更复杂的电路。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小的同时，通常增加了功能密度(即，每芯片面积的互连器件的数量)。
[0003]这种按比例缩小处理通常通过提高生产效率并降低相关成本来提供益处。这种按比例缩小还增加了 IC处理和制造的复杂性。为实现这些进步，需要IC处理和制造的类似发展。当通过多种技术节点按比例缩小诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件时，促进晶体管和其他器件之间的布线的导电线和相关介电材料的互连在IC性能改进中发挥着更为重要的作用。尽管制造IC器件的现有方法通常足以满足它们的期望目的，但是它们不是在所有方面都完全令人满意。例如，开发用于互连结构的更耐用金属插塞形成件存在挑战。期望对该区域进行改进。
【发明内容】
[0004]根据本发明的一个方面，提供了一种用于制造半导体集成电路(IC)的方法，该方法包括:在衬底中提供由第一介电层分离的第一导电部件和第二导电部件，其中，第二导电部件的顶面水平地位于第一导电部件的顶面下面；将第一硬掩模(HM)形成为第一导电部件上的顶层；在第一导电部件和第二导电部件上方形成第二介电层，在第二介电层和第一介电层中具有第一开口以暴露第二导电部件；在第一开口中形成第一金属插塞以与第二导电部件接触；在第一金属插塞上形成第二 HM作为顶层；在第一导电部件和第一金属插塞之上形成第三介电层，在第三介电层中具有第二开口以暴露第一导电部件与第一金属插塞的子集；以及在第二开口中形成第二金属插塞以连接至第一导电部件与第一金属插塞的子集。
[0005]优选地，第一 HM的形成包括:使第一导电部件凹进以形成第一沟槽；在衬底上方沉积第一 HM层，包括填充在第一沟槽中；以及去除过多的第一 HM层。
[0006]优选地，第一开口的形成包括:在第二介电层上方形成光刻胶图案；以及通过光刻胶图案来选择性蚀刻第二介电层和第一介电层，其中，选择性蚀刻相对于第一硬掩模具有选择性。
[0007]优选地，在选择性蚀刻期间，第一导电部件受到第一 HM保护。
[0008]优选地，第一金属插塞的形成包括:用第一金属层填充在第一开口中；以及使第一金属层和第二介电层凹进，其中，该凹进被控制，使得所示凹进回蚀第一金属层和第二介电层直至暴露出第一 HM。
[0009]优选地，第二 HM的形成包括:使第一金属插塞凹进以形成第二沟槽；在衬底上方沉积第二 HM层，包括填充在第二沟槽中；以及使第二 HM层凹进，直至暴露出第一 HM。
[0010]优选地，在使第二 HM层凹进之后，第一 HM和第二 HM分别覆盖第一导电部件和第一金属插塞。
[0011]优选地，第二开口的形成包括:在第三介电层上方形成光刻胶图案；以及通过光刻胶图案来蚀刻第三介电层。
[0012]根据本发明的另一方面，提供了一种用于制造半导体集成电路(IC)的方法，该方法包括:提供器件前体；使HK/MG凹进以在HK/MG上形成第一沟槽；在第一沟槽中形成第一硬掩模(HM)，其中，第一 HM是HK/MG上的顶层；在HK/MG和导电部件上方形成第二介电层，在第二介电层和第一介电层中具有第一开口以暴露出导电部件；在第一开口中形成第一金属插塞；将第二 HM形成作为第一金属插塞上的顶层；在HK/MG和第一金属插塞上方形成第三介电层，在第三介电层中具有第二开口以暴露HK/MG与第一金属插塞的子集；以及在第二开口中形成第二金属插塞以和HK/MG与第一金属插塞的子集连接。其中，提供器件前体包括:位于衬底上方的高k/金属栅极(HK/MG);沿着HK/MG侧壁的侧壁间隔件，位于衬底上方的导电部件，其中，导电部件的顶面水平地位于HK/MG的顶面下面；和分离HK/MG和导电部件的第一介电层。
[0013]优选地，导电部件包括源极和漏极部件。
[0014]优选地，第一开口的形成包括:在第二介电层上方形成光刻胶图案；以及通过光刻胶图案来选择性蚀刻第二介电层和第一介电层，其中，选择性蚀刻相对于第一硬掩模具有选择性。
[0015]优选地，在选择性蚀刻期间，由第一 HM和侧壁间隔件保护HK/MG。
[0016]优选地，通过化学机械抛光(CMP)使第一金属层和第二介电层凹进。
[0017]优选地，该方法还包括:在沉积第二介电层之前，在衬底上方沉积CMP停止层，衬底上方包括在HK/MG上方；以及CMP在CMP停止层处停止。
[0018]优选地，第二 HM的形成包括:使第一金属插塞凹进以形成第二沟槽；在衬底上方沉积第二 HM层，包括填充在第二沟槽中；以及使第二 HM层凹进，直至暴露出第一 HM。
[0019]优选地，在使第二 HM层凹进之后，第一 HM覆盖HK/MG并且第二 HM覆盖第一金属插塞。
[0020]根据本发明的又一方面，提供了一种用于制造半导体集成电路(IC)的方法，该方法包括:在衬底中提供由第一介电层分离的第一导电部件和第二导电部件；形成作为第一导电部件上的顶层的第一硬掩模(HM);在第一导电部件和第二导电部件上方形成第一图案化的介电层，其中，第一图案化的介电层具有开口以暴露出第二导电部件；在第一开口中形成第一金属插塞以连接第二导电部件；形成作为第一金属插塞上的顶层的第二 HM ;在第一导电部件和第一金属插塞上方形成第二图案化的介电层，其中，第二图案化的介电层具有第二开口以暴露出第一导电部件与第一金属插塞的子集；以及在第二开口中形成第二金属插塞以连接第一导电部件与第一金属插塞的子集。
[0021]优选地，第一 HM的形成包括:使第一导电部件凹进以形成第一沟槽；在衬底上方沉积第一 HM层，包括填充在第一沟槽中；以及去除过多的第一 HM层。
[0022]优选地，第一图案化的介电层的形成包括:在第一介电层上方沉积第二介电层；在第二介电层上方形成光刻胶图案；以及通过光刻胶图案来选择性蚀刻第二介电层和第一介电层，其中，选择性蚀刻相对于第一硬掩模具有选择性。
[0023]优选地，第二 HM的形成包括:使第一金属插塞凹进以形成第二沟槽；在衬底上方沉积第二 HM层，包括填充在第二沟槽中；以及去除过多的第二 HM层。
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制，并且仅被用于说明目的。实际上，为了论述清楚的目的，多种部件的尺寸可以被任意地增加或减小。
[0025]图1是用于制造根据本公开的多个方面构造的半导体集成电路(IC)的示例性方法的流程图。
[0026]图2至图8是处于根据图1的方法构造的制造阶段的示例性半导体集成电路(IC)的截面图。
【具体实施方式】
[0027]以下公开提供了用于实现本发明的不同特征的多个不同实施例或实例。下面描述组件和布置的特定实例以简化本公开。当然，这些仅是实例，并且不旨在限制。例如，以下说明书中的第一特征在第二特征之上或上形成可以包括第一和第二特征直接接触形成的实施例，并且还可以包括可以在第一和第二特征之间形