成附加部件，使得第一和第二特征可以不直接接触的实施例。另外，本公开可以在多个实例中重复参考数字和/或字母。该重复用于简单和清楚的目的，并且其本身不指示所论述的多种实施例和/或结构之间的关系O
[0028]而且，为简化说明，在此可以使用诸如“之下”、“下面”、“下部”、“之上”、“上部”等的空间相对术语，以描述一个元件或特征与图中所示的另一个元件或特征的关系。除了图中所示的定向之外，空间相对术语旨在包括正在使用或操作的器件的不同定向。例如，如果图中的器件被翻转，则被描述为在其他元件或特征“下面”或“之下”的元件将被定向为在其他元件或特征“之上”。因此，示例性术语“之下”可以包括之上和之下的定向。装置可以另外被定向(旋转90度或者以其他定向)，并且在此使用的空间相对术语可作同样地解释。
[0029]本公开旨在但并不限于FinFET器件。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，其包括P型金属氧化物半导体(PMOS) FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。以下公开将继续采用FinFET实例，以示出本发明的多种实施例。然而，应当理解，除非特别要求，该应用不应该限于特定类型的器件。
[0030]图1是根据本公开的多个方面制造一个或多个半导体器件的方法100的一个实施例的流程图。举例来说，方法100会参考图2中所示的半导体器件前体200和图3A至图3B、图4至图8中所示的半导体器件500进行详细讨论。应当理解，可以在该方法之前、期间和之后提供附加步骤，并且对于该方法的其他实施例，所描述的一些步骤可以被替换或删除。
[0031]参考图1和图2，方法100通过接收半导体器件前体200而开始于步骤102。半导体器件前体200包括衬底210。在本实施例中，衬底210包括硅。在可选实施例中，衬底可以包括锗、硅锗、砷化镓或其他合适半导体材料。可替换地并且对于一些实施例而言，衬底210可以包括外延层。例如，衬底210可以具有上覆块状半导体的外延层。而且，衬底210可以产生应变来增强性能。例如，外延层可以包括不同于块状半导体材料的半导体材料，诸如，通过包括选择性外延生长(SEG)的工艺而形成的上覆块状硅的硅锗层或者上覆块状硅锗的硅层。而且，衬底210可以包括绝缘体上半导体(SOI)结构，诸如，掩埋介电层。而且，可替换地，衬底210可以包括掩埋介电层，诸如，埋氧(BOX)层，诸如，通过被称为注氧隔离(SIMOX)技术的方法、晶元接合、SEG或其他合适方法形成的掩埋介电层。实际上，多种实施例可以包括任何多种衬底结构和材料。
[0032]半导体器件前体200还可以包括多种隔离部件220。隔离部件220将衬底210中的多种器件区分隔开。隔离部件220包括通过使用不同处理技术形成的不同结构。例如，隔离部件220可以包括浅沟槽隔离(STI)部件。STI的形成可以包括在衬底210中蚀刻沟槽，并且用诸如氧化硅、氮化硅、或氮氧化硅的绝缘材料填充沟槽。填充后的沟槽可以具有多层结构，诸如，采用氮化硅填充沟槽的热氧化物衬垫层。可以执行化学机械抛光(CMP)，以回抛过多绝缘体材料并且平坦化隔离部件220的顶面。
[0033]半导体器件前体200还包括一个或多个第一导电部件230。在一个实施例中，第一导电部件230可以包括高k/金属栅极(HK/MG)，即，围绕在鳍状结构之上的三维HK/MG。作为实例，HK/MG可以包括栅极介电层和金属栅极(MG)。栅极介电层可以包括LaO、A10、ZrO、T1、Ta2O5、Y2O3、SrT13 (STO)、BaT13 (BTO)、BaZrO、HfZrO、HfLaO、HfS1、LaS1、AlS1、HfTaO, HfT1, (Ba、Sr) T13(BST)、A1203、Si3N4、氮氧化物(S1N)或其他合适材料。MG 可以包括单层或多层，诸如，金属层、衬塾层、浸润层以及粘合层。MG可以包括T1、Ag、Al、TiAlN、TaC, TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W 或任何合适材料。另外，在 HK/MG的侧壁上形成侧壁间隔件240。侧壁间隔件240可以包括诸如氧化硅的介电材料。可替换地，侧壁间隔件240可以包括氮化硅、碳化硅、氮氧化硅或它们的组合。侧壁间隔件240可以通过本领域中已知的沉积和干蚀刻工艺形成。
[0034]在另一个实施例中，第一导电部件230包括电极、电容器、电阻器或电阻器的一部分。在又一个实施例中，第一导电部件230包括互连结构的一部分。例如，第一导电部件230包括接触件、金属通孔或金属线。
[0035]半导体器件前体200还包括衬底210中的第二导电部件250。第二导电部件250的顶面与第一导电部件230的顶面可能不在一个水平面上。在一个实施例中，如图2所示，第二导电部件250的顶面水平地位于第一导电部件230的顶面下面的深度d处。在一个实施例中，第二导电部件250包括掺杂区(诸如，源极或漏极)或栅电极。在另一个实施例中，第二导电部件250包括电极、电容器、电阻器或电阻器的一部分或者互连结构的一部分。
[0036]半导体器件前体200还包括沉积在衬底210之上(包括位于每个第一导电部件230上方/之间并且位于第二导电部件250上方)的第一介电层260。第一介电层260包括氧化硅、氮化硅、氮氧化物、具有低于热氧化硅的介电常数(k)的介电材料(因此被称为低k介电材料层)或其他合适的介电材料层。第一介电层260包括单层或多层。可以执行CMP以去除过多的第一介电层260,从而暴露第一导电部件230的顶面以及为第一导电部件230和第一介电层260提供基本平坦的顶面。
[0037]参考图1和图3A至图3B，一旦接收到半导体器件前体200，则该方法100通过在第一导电部件230上形成第一硬掩模(HM)层310而进行至步骤104。在一个实施例中，如图3A中所示，首先通过选择性蚀刻来使第一导电部件230凹进以形成第一沟槽305。选择性蚀刻可以包括湿蚀刻、干蚀刻或它们的结合。在另一个实施例中，通过包括图案化和蚀刻的合适工艺而形成第一沟槽305。然后，通过诸如化学汽相沉积(CVD)或物理汽相沉积(PVD)的合适技术由第一 HM层310填充第一沟槽305。第一 HM层310包括氧化钛、氧化钽、氮化娃、氧化娃、碳化娃以及氮碳化娃。在本实施例中，HM层310不同于第一介电层260,以在后续蚀刻期间实现蚀刻选择性，这会在后面进行描述。在一个实施例中，然后执行CMP处理以去除过多的第一 HM层310。控制CMP处理以能够去除第一沟槽305之上的第一 HM层310，因此，如图3B所示，第一 HM层310中位于第一沟槽305内的部分变为第一导电部件230的顶层。
[0038]参考图1和图4，方法100进行至步骤106，形成位于衬底210上方的且具有第一开口 415的第二介电层410。第二介电层410在很多方面都类似于以上结合图2论述的第一介电层260。在第一开口 415的底部,暴露出第二导电部件250的一部分。可以通过光刻图案化和蚀刻工艺形成第一开口 415。在本实施例中，如图4中所示，第一开口 415成形为与各自的第二导电部件250对准而不与第一导电部件230对准。由于第一开口 415的深度基本相同，可以改进蚀刻工艺窗。在一个实施例中，第一开口 415通过蚀刻工艺形成,该蚀刻工艺选择性地去除第二介电层410和第一介电层260，但是基本上不蚀刻侧壁间隔件240和第一 HM 310。因此，由于保护侧壁间隔件240和第