一 HM 310，放宽了对第一开口图案化工艺中的覆盖物的约束，并且同时改进了蚀刻工艺窗。
[0039]参考图1和图5,方法100进行至步骤108,在第一开口 415中形成第一金属插塞420以形成向下延伸至第二导电部件250的完全接触件。在一个实施例中，首先通过诸如PVD和CVD的合适沉积技术在第一开口 415中形成第一阻挡层。第一阻挡层可以包括金属并且导电，但是不允许在第一介电材料层260和将被填充在第一开口 415中的第一金属层420之间的相互扩散和反应。第一阻挡层可以包括难熔金属和它们的氮化物。在多种实例中，第一阻挡层包括TiN、TaN、Co、WN、TiSiN、TaSiN或它们的组合。第一阻挡层可以包括多个薄膜。
[0040]然后，第一金属层420填充在第一开口 415中以及第一阻挡层上方。第一金属层420可以包括铜(Cu)、铝(Al)、钨(W)、铜或诸如铜镁(CuMn)、铜铝(CuAl)或铜硅(CuSi)的铜合金或其他合适导电材料。可以通过PVD、CVD、金属有机化学汽相沉积(MOCVD)或镀法来沉积第一金属层420。
[0041]在本实施例中，在通过第一金属层420填充第一开口 415之后,执行凹进，以回蚀过多的第一金属层420以及过多的第一阻挡层和第二介电层410，并且提供基本平坦的表面。控制开槽，使得该开槽回蚀至暴露出第一 HM 310的顶面。作为一个实例，执行CMP，以回抛过多的第一金属层420以及过多的第一阻挡层和第二介电层410。因此,第一金属层420中填充在第一开口 415内的部分形成第一金属插塞420。首先通过填充在第一开口 415中随后通过回凹(recessing back),形成具有自对准特性的第一金属插塞420。同时结合侧壁间隔件240，第一 HM 310提供了电隔离以防止第一金属插塞420和第一导电部件230之间的电短路。
[0042]参考图1和图6，方法100进行至步骤110，在第一金属插塞420上形成第二 HM510。第二 HM 510形成为在多个方面类似于以上结合图3A和图3B论述的第一 HM 310。第二 HM层510包括氧化钛、氧化钽、氮化硅、氧化硅、碳化硅以及氮碳化硅。在一个实施例中，通过选择性蚀刻使第一金属插塞420凹进以形成第二沟槽。然后，由第二 HM层510填充第二沟槽，随后执行凹进工艺以去除过多的HM层510。因此，第二 HM层510中填充在第二沟槽中内的部分变为第一金属插塞420的顶层。在本实施例中，控制凹进，使得该凹进回蚀第二 HM层510至暴露出第一 HM 310的顶面。因此，分别作为第一导电部件230和第一金属插塞420上的顶层，第一 HM 310和第二 HM 510提供隔离层，以防止第一导电部件230和第一金属插塞420与将被形成的第二金属插塞之间的电短路,这会在后文进行描述。
[0043]参考图1和图7，方法100进行至步骤112，形成位于衬底210上方(包括位于第一导电部件230和第一金属插塞420上方)且具有第二开口 615的第三介电层610。第三介电层610和第二开口 615的形成在多个方面类似于以上关于图4论述的第二介电层410和第一开口 415。第二开口 615形成为暴露第一导电部件230和第一金属插塞420 (其与第二导电部件250连接)的子集。为了清楚以更好地描述方法100起见，现在分别通过参考数字230A、420A和250A标记第一导电部件230、第一金属插塞420和第二导电部件250的子集，并且分别通过参考数字230B、420B和250B标记第一导电部件230、第一金属插塞420和第二导电部件250的其他部分。在一个实施例中，通过光刻图案化和蚀刻工艺形成第二开口 615。在蚀刻工艺期间,还移除了第一导电部件230A上的第一HM 310和第一金属插塞420A上的第二 HM 510。由于第二开口 615的深度基本相同，改进蚀刻工艺窗。
[0044]参考图1和图8，方法100进行至步骤114，在第二开口 615中形成第二金属插塞710以形成向下延伸至第一导电部件230A和第一金属插塞420A的完全接触件。因此，第二金属插塞710的形成在很多方面类似于以上结合图5论述的第一金属插塞420。在一个实施例中，首先在第二开口 615中形成第二阻挡层。第二阻挡层可以包括难熔金属和它们的氮化物。在多种实例中，第二阻挡层包括TiN、TaN、Co、WN、TiSiN、TaSiN或它们的结合。第二阻挡层可以包括多个薄膜。
[0045]然后，第二金属层710填充在第二开口 615中，包括沉积在第二阻挡层之上。第二金属层710可以包括铜(Cu)、铝(Al)、钨(W)、铜或诸如铜镁(CuMn)、铜铝(CuAl)或铜硅(CuSi)的铜合金或其他合适的导电材料。然后，执行凹进，以回蚀过多的第二金属层710以及过多的第二阻挡层，从而形成第二金属插塞710以及与第三介电层610基本共面的表面。
[0046]通过首先填充在第二开口 615中随后进行回凹，形成具有自对准性质的第二金属插塞710。在形成第二金属插塞710期间,第一 HM 310和第二 HM 510强化了第一导电部件230B以及第一金属插塞420B与第二金属插塞710之间的保护，这样放宽了工艺约束并且改进了工艺窗。
[0047]在本实施例中，通过位于第二导电部件250A顶面之上的两个金属插塞而非一个金属插塞为第二导电部件250A提供了垂直导电连接，其中第二金属插塞710位于第一金属插塞420A顶部。通常，在形成开口期间，开口在其延伸得更深时会变得更窄。因此，为获得开口的目标底部尺寸，较深开口通常在顶部处需要较宽开口。因此，分离两个邻近开口的间隔可能变得更小。较小分离间隔可能使工艺窗更窄，诸如，对错位的容差更小。还可导致减小器件封装密度中更多约束。因此，代替一个更深开口，在该两插塞方案中，每个开口均形成为较深开口的一部分，因此可以实现较小顶部宽度(与较深开口相比)。
[0048]在方法100之前、期间和之后，可以提供附加步骤，并且对于方法100的附加实施例，所描述的一些步骤可以被替换、删除或移动。例如，在沉积第二介电层410(在步骤106中)之前，可以在衬底之上沉积蚀刻停止层，以在使第一金属层420凹进时增强蚀刻工艺控制(在步骤108中)。器件500可以进一步经受CMOS或MOS技术处理，以形成多种部件和区域。
[0049]基于上文，本公开提供了一种用于制造半导体器件的方法。该方法采用形成硬掩模作为导电部件的顶层，以在形成金属插塞期间防止相应的导电部件与另一个导电部件连接。该方法还采用形成具有自对准性质的金属插塞。该方法展示出具有放宽的工艺约束的互连件的集成、增强的电短路保护以及改进的工艺窗。
[0050]本公开提供了制造半导体IC的多个不同实施例，其提供了优于现有方法的一个或多个改进。在一个实施例中，一种用于制造半导体集成电路(IC)的方法包括在衬底中提供第一导电部件和第二导电部件。第一和第二导电部件通过第一介电层分离。第二导电部件的顶面水平位于第一导电部件的顶面下面。该方法还包括:在第一导电部件上形成第一硬掩模(HM)作为顶层；在第一和第二导电部件之上沉积第二介电层；在第一和第二介电层中形成第一开口以暴露第二导电部件；在第一开口中形成第一金属插塞以与第二导电部件接触；在第一金属插塞上形成第二 HM作为顶层；在第一导电部件和第一金属插塞之上沉积第三介电层；在第三介电层中形成第二开口以暴露第一导电部件和第一金属插塞的子集；以及在第二开口中形成第二金属插塞以连接至第