专利名称：半导体集成电路及其操作方法
技术领域：
本发明涉及半导体集成电路及其操作方法，并且特别地涉及在不使用具有响应率问题的PLL电路的情况下生成供应给接收混频器的本地信号方面有效的技木。
背景技术：
其内装备有半导体集成电路和天线的所谓的IC卡执行在读写器件与半导体集成电路之间的信息交換，并且实现各种功能，例如传输保留于IC卡内的数据、保存由读写器件所传输的数据等。根据国际标准IS0/IEC14443，具有非接触式接ロ的IC卡被称为PICC并且执行与称为rcD的读写器件间的RF通信。顺便提一下，ISO是国际标准化组织(International Organization for Standardization)的ifB§ 。 IEC ^SP示电エ(International Electrical Commision)的缩略语。PICC 是邻近卡(Proximity Card)的缩略语，以及 PCD 是邻近耦合器件(Proximity Coupling Device)的縮略语。例如，在国际标准IS0/IEC14443的类型A中，从P⑶到PICC的通信已被定义为在具有ASK100%的调制深度的调制方案下基于变形镜系统的编码系统。但是，在国际标准 IS0/IEC14443的类型B中，从P⑶到PICC的通信已被定义为在具有ASK10%的调制速率的调制方案下基于变形镜系统的编码系统。顺便提一下，NRZ-L是不归零电平(Non Return to Zero-Level)的縮略语。ASK是作为数字调制方案之一的幅移键控(Amplitude Shift Keying)的縮略语。—种通信技术近年来得到了广泛地使用，其被称为近场通信(NFC)技术并且其简化了对家用电器、数字媒体和消费品、内容和商业交易的无线通信耦合，以及对它们的传播。这种NFC技术具有与现有各种通信系统的兼容性并且允许使用13. 56MHz的RF频率的在大约IOcm处最大通信速率为847Kbps附近的近场通信。特別地，已经在其中内置了具有电子支付功能的IC卡微型计算机(安全芯片)的移动电话终端被配备了 NFC技木，旨在通过利用它来进行各种非接触式电子支付(例如在非接触式商店的商品购买的付款、在站点的交通费用的支付等)而为终端用户提高便利性。顺便提一下，NFC是近场通信(Near Field Communication)白勺IfB^i胃。利用在使用该NFC技术的非接触式IC卡与读写器件之间的ASK调制的通信利用了在读写器件的相对大的环形天线与非接触式IC卡的相对小的环形天线之间的电磁耦
ム I=I O另ー方面，下面的非专利文献1已经描述了，通信漏洞(communication hole)由于非接触式IC卡的环形天线与读写器件的角度、它们之间的距离等而出现。这种现象表明，在负载调制处的ASK调制的振幅是最不可实现的，尽管非接触式IC卡存在于读写器件的操作磁场范围之内，并且足够的RF功率由读写器件供应给非接触式IC卡。出现通信漏洞的原因是由于这样的事实当非接触式IC卡的环形天线被布置成近似平行于读写器件的大环形天线的外围部分时，从读写器件的环形天线的内部和外部生成的磁场的两条线的方向在非接触式IC卡的环形天线之内是相反的，从而消除了 RF接收信号。此外，下面的非专利文献1还描述了这样的建议将不仅含有实数振幅而且含有虚轴方向的振幅和相位的合成矢量提供作为通信漏洞的解决方案。此外，下面的非专利文献2已经描述了避免由于接收信号与本地信号(LO)波之间的相位关系而没有获得检测信号的零点的零点避免电路，其中零差检测被应用于RFID系统的读写器件。零点避免电路通过相位不同的LO波来检测接收信号并且选择性地接收检测电平大的信道。此外，在零点避免电路中，RF接收信号被供应给两个接收混频器(mixer) 之一的输入端，并且LO信号和相移了 π/2(90° )的相移LO信号分别被供应给一个接收混频器的另一个输入端和另一个接收混频器的另一个输入端。来自一个接收混频器的输出的I信道基带信号，以及来自另一个接收混频器的输出的Q信道基带信号分别通过I信道基带放大器和Q信道基带放大器来供应给选择器的一个输入端及其另一个输入端。具有I 信道和Q信道中的任何一个的大检测电平的基带信号由选择器选定为接收数据并且供应给控制单元。顺便提一下，零点被认为是一种基本上类似于以上的通信漏洞的现象。在下面的专利文献1中已经描述了执行在原理上与非专利文献2所描述的零差接收器相同的接收操作的直接变频接收器。供应给两个接收混频器的本地信号以及相位相差 90°的相移本地信号由包括压控振荡器(VCO)的锁相环(PLL)生成。传统的超外差式接收器需要用于以频率转换来进行图像频率的干涉波消除的图像消除滤波器，然而在下面的专利文献1中所描述的直接变频接收器具有这样的优点让用作外部零件的图像消除滤波器变得不必要。此外，在下面的非专利文献3中描述了在数字无绳电话中所使用的直接变频接收器。非专利文献3还描述了 称为吉尔伯特混频器(Gilbert mixer)的双平衡型交叉耦合式四混频器(quad mixer) 一般被用于直接变频接收器的接收混频器。在该接收混频器中， 已经采用了其中负载电阻器、两个差分对晶体管和恒流源串联耦接于电源电压和地电压之间的模拟电路结构。[专利文献1]日本未经审查专利公开No.2001-211098[非专利文献 1]Hiroshi Karibe “ Introduction To Design of Contactless IC Card (非接触IC卡设计导论)”，由Nikkan Kogyo Shinbun有限公司出版，pp 46-50，2005 年10月31日[非专利文献2]Naohisa Takayama"Effects of Null-Point Avoidance Circuit for UHF-Band RFID Reader-Writer Device (用于UHF带RFID读写器件的零点避免电路烦的效果)，，，2005 IEICE Communication Society Conference, Program Number B-5-166, Page 566[非专利文献 3]Christopher Dennis Hull 等，"A Direct-Conversion Receiver for 900MHz (ISM Band) Spread-Spectrum Digital Cordless Telephone (用于900MHz (ISM 带)扩散谱数字无绳电话的直接变频接收器)”，IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL. 31，NO. 12，1996 年 12 月，PP. 1955-1963
发明内容
在本发明之前，本发明人等已经參与了装备有使用13. 56MHz的RF频率的NFC技术的IC卡微型计算机的半导体集成电路的RF接收单元的研发。在本发明之前，本发明人等已经决定采用已使图像消除滤波器变得不必要的直接变频接收器来将RF接收频率下变频为基带信号频率，以便降低半导体集成电路的成本以及外部零件的数量。因而，在本发明之前，本发明人等已经研究了生成供应给专利文献1所描述的直接变频接收器的接收混频器的本地信号的锁相环(PLL)电路。PLL电路一般地包括用于生成相对温度变化等稳定的參考频率的晶体振荡器、參考分频器、相位频率比较器(PFD)、电荷泵电路、RF压控振荡器(RFVCO)和VCO分频器。各自具有精确的频率的本地信号能够由 PLL电路根据參考频率和这两个分频器的分频数来生成。但是，作为本发明人等所进行的进ー步研究的結果，该研究掲示了这样的问题 用于生成參考频率的晶体振荡器在开始非接触式IC卡与读写器件之间的通信时启动速度缓慢。为了解决该问题，本发明人等在本发明之前还研究了将在NFC技术中所使用的 13. 56MHz的RF频率的载波信号用作不使用用于生成參考频率的晶体振荡器的替代的另 ー种系统。但是，由于基于调制深度ASK100 %的调制方案已经由国际标准IS0/IEC14443 的类型A的通信所采用，对应于被当作供应给相位频率比较器(PFD)的參考频率信号的 13. 56MHz的RF频率的载波信号的振幅值在调制深度100%的时刻变为零。因而，由本发明人等所进行的研究还掲示了另ー个问题PLL电路在载波信号的振幅值为零的期间内变成未锁定状态，到PLL电路在载波信号的振幅值由零恢复为预定值之后再次变为锁定状态之前的恢复时间是长的。本发明正是由于本发明人等在本发明之前所进行的上述研究而作出的。因此，本发明的ー个目的是要在不使用具有响应率问题的PLL电路的情况下生成供应给接收混频器的本地信号。本发明的另ー个目的是提高在本地信号由调制深度为ASK100%的RF频率的载波信号生成时的响应率。根据本说明书和附图的描述，本发明的以上及其它的目的和新特征将会是显而易见的。本申请所公开的发明的ー个典型的创造性方面将简要描述如下本发明的ー种典型实施例是装备有接收混频器( 和信号发生器( 的半导体集成电路，其中所述信号发生器(3)生成供应给接收混频器的本地信号(L0_I和L0_Q)。接收混频器被供应以RF接收信号和本地信号并且因此接收混频器产生接收混频器输出信号。信号发生器(3)具有多级延迟电路(32)、相位检测单元(3 和时钟发生単元 034)。多级延迟电路(32)响应于包含于RF接收信号内的载波信号(Cr)而生成包括相位时序彼此相差预定的延迟时间(τ)多个时钟脉冲信号(tap0，l，2，...，8)的脉冲序列。
相位检测单元(3 检测在产生于由多级延迟电路所生成的脉冲序列中的特定时钟脉冲信号(tap8)的电压电平(“L”)与先于特定时钟脉冲信号而产生的预定数量的时钟脉冲信号(tap0，l，2，...，7)的电压电平(“H”)之间的差异，从而检测出该特定时钟脉冲信号是否具有规定的相位(180° )并且生成检测输出信号。时钟发生单元(34)包括选择器(341)和第一信号合成逻辑电路(342，343)。选择器响应于由相位检测单元生成的检测输出信号而从由多级延迟电路生成的时钟脉冲信号中输出分别具有多个预先选定的相位(0°，45°，90°，135° )的多个选择时钟脉冲信号(tap0，2，4，6)。第一信号合成逻辑电路对由选择器输出的选择时钟脉冲信号执行逻辑运算 (EX-OR)，从而生成供应给接收混频器的本地信号(参照图2，3和4)。由本申请所公开的一个典型发明所获得的有利效果将简要解释如下根据本发明，供应给接收混合器的本地信号能够在不使用具有响应率问题的PLL 电路的情况下生成。
图1是示出根据本发明的第一实施例的半导体集成电路和非接触式IC卡的基本结构的图形；图2是示出图1所示的根据本发明的第一实施例的半导体集成电路B2的接收电路B5的电路结构的图形；图3是示出在图2所示的根据本发明的第一实施例的半导体集成电路B2的接收电路B5中的时钟发生器3的多级延迟电路32的电路操作的波形图；图4是示出在图2所示的根据本发明的第一实施例的半导体集成电路B2的接收电路B5中的时钟发生器3的时钟发生单元34的两个异或电路342和343的电路操作的波形图；图5是示出图2所示的根据本发明的第一实施例的时钟发生器3的多级延迟电路 32的具体电路的结构的图形；图6是示出表示包含于图5所示的根据本发明的第一实施例的时钟发生器3的多级延迟电路32之内的NAND电路NANDl和反相器hvl的具体电路的结构的图形；图7是示出用于包含于图6所示的根据本发明的第一实施例的多级延迟电路32 之内的NAND电路NANDl和反相器hvl的具体半导体集成电路的部分器件布局的图形；图8是示出在图2所示的根据本发明的第一实施例的半导体集成电路B2中的接收电路B5的第一高通滤波器51和第二高通滤波器5Q中的每一个的电路操作的波形图；图9是示出在图2所示的根据本发明的第一实施例的半导体集成电路B2中的接收电路B5的A/D转换器72内所使用的非线性A/D转换器的输入/输出特性的图形；图10是示出用于实现图9所示的A/D转换器的模拟输入电压对数字输出信号的非线性特性的根据本发明的第一实施例的闪速型非线性A/D转换器72的结构的图形；图11是示出用于实现A/D转换器的模拟输入对数字输出信号的非线性特性的根据本发明的第二实施例的逐次逼近型非线性A/D转换器72的结构的图形；图12是用于描述图11所示的根据本发明的第二实施例的逐次逼近型非线性A/D转换器72的非线性二分捜索的算法的图形；图13是示出用于实现A/D转换器的模拟输入电压对数字输出信号的非线性特性的根据本发明的第三实施例的流水线型(pipeline)非线性A/D转换器72的结构的图形； 以及图14是示出图13所示的根据本发明的第三实施例的流水线型非线性A/D转换器 72的A/D转换操作和输入/输出特性的图形。
具体实施例方式1.实施例概要以下将首先解释本申请所公开的本发明的典型实施例的概要。在典型实施例的概要的描述中以圆括号指出的附图的參考编号仅说明包含于參考编号所依附的零件的概念之内的元件。[1]本发明的ー种典型实施例是装备有接收混频器( 和信号发生器(3)的半导体集成电路，其中该信号发生器C3)生成供应给接收混合器的本地信号(L0_I和L0_Q)。接收混合器被供应以RF接收信号和本地信号，从而从其中生成接收混合器输出信号。信号发生器(3)具有多级延迟电路(32)、相位检测单元(3 和时钟发生単元 034)。多级延迟电路(3 响应于RF接收信号内所包含的载波信号(Cr)而生成包括相位时序彼此相差预定的延迟时间(τ )的多个时钟脉冲信号(tapO, tapl, tap2, ... , tap8) 的脉冲序列。相位检测单元(3 检测在产生于由多级延迟电路所生成的脉冲序列中的特定时钟脉冲信号(tap8)的电压电平(“L”)与先于特定时钟脉冲信号而产生的预定数量的时钟脉冲信号(tapO, tapl, tap2, ... , tap7)的电压电平(“H”)之间的差异，从而检测出该特定时钟脉冲信号是否具有规定的相位(180° )并且生成检测输出信号。时钟发生単元(34)包括选择器(341)和第一信号合成逻辑电路(342，343)。选择器响应于由相位检测单元生成的检测输出信号而从由多级延迟电路生成的时钟脉冲信号中输出分別具有多个预先选定的相位(0°，45°，90°，135° )的多个选择时钟脉冲信号(tapO，tap2, tap4, tap6)。第一信号合成逻辑电路对由选择器输出的选择时钟脉冲信号执行逻辑运算 (EX-OR)，从而生成供应给接收混频器的本地信号(參照图2，3和4)。根据该实施例，在不使用具有响应率问题的PLL电路的情况下生成供应给接收混合器的本地信号是可能的。在一种优选的实施例中，多级延迟电路(3 包括串联耦接的多个延迟电路(320， O^jI J O^JZJJ · · · J 3 / J O相位检测单元包括多个触发器(330，331，332，...，337)和相位检测器(33P)。多级延迟电路中的延迟电路生成脉冲序列的时钟脉冲信号并且将其供应给选择器以及相位检测单元的触发器。触发器的多个输出信号被供应给相位检测器。从而，相位检测器生成检测输出信号并且将其供应给选择器(参照图2)。在另一种优选实施例中，首先产生于由多级延迟电路生成的脉冲序列中的起始时钟脉冲信号(tapO)被公共地供应给触发器的多个触发输入端(参照图2)。在又一种优选实施例中，接收混频器包括第一接收混频器和第二接收混频器 OQ)。相位检测单元(3 检测出特定时钟脉冲信号是否具有大约为180°的规定相位并且生成检测输出信号。选择器响应于由相位检测单元生成的检测输出信号而输出具有大约0°相位的第一选择时钟脉冲信号(tapO)、具有大约45°相位的第二选择时钟脉冲信号(tap》、具有大约90°相位的第三选择时钟脉冲信号(tap4)以及具有大约135°相位的第四选择时钟脉冲信号(tap6)。第一信号合成逻辑电路的第一逻辑电路(34 对第一选择时钟脉冲信号和第三选择时钟脉冲信号执行第一逻辑运算(EX-OR)，从而生成供应给第一接收混频器的第一 RF 本地信号(L0_I)。第一信号合成逻辑电路的第二逻辑电路(34 对第二选择时钟脉冲信号和第四选择时钟脉冲信号执行第二逻辑运算(EX-OR)，从而生成供应给第二接收混频器的第二 RF 本地信号(L0_Q)。在再一种优选实施例中，时钟发生单元(34)还包括响应于第一 RF本地信号和第二 RF本地信号而生成第一非反转(non-inversion)数字时钟信号(S0_I)、第一反转 (inversion)数字时钟信号(SI_I)、第二非反转数字时钟信号(S0_Q)和第二反转数字时钟信号(SI_Q)的第二信号合成逻辑电路(344)。第一接收混频器由响应于第一 RF本地信号、第一非反转数字时钟信号和第一反转数字时钟信号而操作的第一直接采样混频器所配置。第二接收混频器由响应于第二 RF本地信号、第二非反转数字时钟信号和第二反转数字时钟信号而操作的第二直接采样混频器所配置(参照图2)。根据另外一种优选实施例的半导体集成电路还装配有载波检测器(9)、第一复位开关晶体管0^6)和第二复位开关晶体管0^6)。第一复位开关晶体管被耦接于第一直接采样混频器的输出端与地电位之间。第二复位开关晶体管被耦接于第二直接采样混频器的输出端与地电位之间。载波检测器(9)检测包含于RF接收信号中的载波信号(Cr)的振幅电平。当载波信号的振幅电平被降低至规定的振幅电平或更小时，载波检测器控制第一复位开关晶体管和第二复位开关晶体管以使它们从非导通状态变为导通状态(参照图2)。根据又一种优选实施例的半导体集成电路还装备有耦接于第一直接采样混频器的输入端与第二直接采样混频器的输入端之间的低噪声放大器(1)。低噪声放大器由将RF接收信号转换成电流的低噪声跨导放大器所配置。低噪声跨导放大器、第一直接采样混频器和第二直接采样混频器配置直接变频接收器。第一接收基带信号由第一直接采样混频器生成，以及第二接收基带信号由第二直接采样混频器生成 (参照图2)。在再一种优选实施例中，低噪声跨导放大器能够基于近场通信(NFC)技术来放大RF接收信号(參照图2)。根据另ー种优选实施例的半导体集成电路还装备有第一高通滤波器(51)、第二高通滤波器(5Q)、第一基带放大器(61)、第二基带放大器(6Q)和A/D转换单元(7)。第一高通滤波器的输入端和第二高通滤波器的输入端分别耦接至第一直接采样混频器的输出端和第二直接采样混频器的输出端。第一基带放大器的输入端和第二基带放大器的输入端分别耦接至第一高通滤波器的输出端和第二高通滤波器的输出端。A/D转换単元的输入端耦接至第一基带放大器的输出端和第二基带放大器的输出端。A/D转换单元由具有非线性输入/输出特性的非线性型A/D转换器(7 所配置， 以便满足或适应由第一高通滤波器的输出端和第二高通滤波器的输出端的瞬态响应所致的电压波动，其中该瞬态响应由从基于近场通信技术的RF接收信号的小振幅到其大振幅的振幅波动所致。在ー种具体的实施例中，非线性A/D转换器由快闪型非线性A/D转换器、逐次逼近型非线性A/D转换器和流水线型非线性A/D转换器中的任ー种所配置(參照图10，11和 13)。[2]根据本发明的另一方面的ー种典型实施例是ー种半导体集成电路的操作方法，该半导体集成电路装备有接收混频器O)以及生成供应给接收混频器的本地信号(L0_ I和L0_Q)的信号发生器(3)。接收混频器被供应以RF接收信号和本地信号，从而从其中生成接收混频器输出信号。信号发生器C3)包括多级延迟电路(32)、相位检测单元(3 和时钟发生単元 034)。多级延迟电路(32)响应于在RF接收信号中所包含的载波信号(Cr)而生成包括相位时序彼此相差预定的延迟时间(τ)的多个时钟脉冲信号(tapO，tapl, tap2,...， tap8)的脉冲序列。相位检测单元(3 检测在产生于由多级延迟电路所生成的脉冲序列中的特定时钟脉冲信号(tap8)的电压电平(“L”)与先于特定时钟脉冲信号而产生的预定数量的时钟脉冲信号(tapO, tapl, tap2, ... , tap7)的电压电平(“H”)之间的差异，从而检测出特定时钟脉冲信号是否具有规定的相位(180° )并且生成检测输出信号。时钟发生単元(34)包括选择器(341)和第一信号合成逻辑电路(342，343)。选择器响应于由相位检测单元生成的检测输出信号而从由多级延迟电路生成的时钟脉冲信号中输出分別具有多个预先选定的相位(0°，45°，90°和135° )的多个选择时钟脉冲信号(tapO, tap2, tap4和tap6)。第一信号合成逻辑电路对由选择器输出的选择时钟脉冲信号执行逻辑运算 (EX-OR)，从而生成供应给接收混频器的本地信号(參照图2，3和4)。根据该实施例，在不使用具有响应率问题的PLL电路的情况下生成供应给接收混合器的本地信号是可能的。2.实施例的进ー步详细描述以下将更详细地解释实施例。顺便提一下，在用于解释实施本发明的最佳模式的全部附图中，相同的參考编号分别附于具有与各附图中的零件功能相同的功能的零件，并且将省略它们各自的描述。[第一实施例]《半导体集成电路和非接触式IC卡》图1是示出根据本发明的第一实施例的半导体集成电路和非接触式IC卡的基本结构的图形。如图1所示，非接触式IC卡Bl包括环形线圈天线Li、电容器CO和半导体集成电路B2。半导体集成电路B2具有电源电路B3、内部电路B4以及用于耦接天线Ll的天线端 LA 禾口 LB0已经从读写器件接收到作为电磁波的13. 56MHz的RF频率的天线Ll将高频AC信号输出到天线端LA和LB。在IC卡Bl与读写器件通信时，在天线端LA和LB处的高频AC 信号由传输信息信号(数据)所调制。《电源电路》电源电路B3由整流电路和平滑电容器组成。整流电路整流并平滑由设置于IC卡之上的天线Ll所接收到的AC信号，从而获得输出电源电压VDD。电压调节器可以内置于电源电路B3之内，用于防止输出电源电压Vdd超过预定的电压。由电源电路B3输出的电源电压Vdd被供应作为内部电路(interval circuit)B4的操作电源电压。《内部电路》内部电路B4包括接收电路B5、发送电路B6、信号处理器B7和存储器B8。《接收电路》接收电路B5解调叠加于由置于IC卡内的天线L2所接收到的AC信号之上的信息信号，并且将它作为数字接收信息信号SR供应给信息处理器B7。《传输电路》传输电路B6接收由信号处理器B7所输出的数字传输信息信号ST并且根据数字传输信息信号ST来解调由天线Ll所接收到的AC信号。因而，读写器件响应于由于这种修改所致的来自天线Ll的电磁波的反射的变化而接收来自信息处理器B7的传输信息信号。《接收电路的电路结构》图2是示出图1所示的根据本发明的第一实施例的半导体集成电路B2的接收电路B5的电路结构的图形。如图2所示，接收电路B5包括直接变频接收器，其包括低噪声跨导放大器 (LNAT) 1、直接采样混频器2、时钟发生器3、第一滤波器41和第二滤波器4Q、第一高通滤波器51和第二高通滤波器5Q、第一基带放大器61和第二基带放大器6Q、A/D转换单元7、数字信号处理器(DSP)S和载波检测器9。《低噪声跨导放大器》低噪声跨导放大器1是包括跨导放大器的低噪声放大器，其中该跨导放大器将在为环形线圈天线Ll的天线ANT处的RF接收电压信号转换成电流。例如，低噪声跨导放大器1由具有被供应以RF接收电压信号的栅极、耦接至地电位的源极以及RF转换的电流由其生成的漏极的N沟道MOS晶体管所组成。《直接采样混频器》直接采样混频器2包括第一直接采样混频器21、第二直接采样混频器2Q以及两个复位开关Q6和Q6。
第一直接采样混频器21作为下变频器来操作，该下变频器被供应以低噪声跨导放大器1的RF转换电流，以及由时钟发生器3所生成的第一 RF本地信号L0_I、第一非反转数字时钟信号S0_I和第一反转数字时钟信号S1_I，从而生成同相分量(I)的接收基带信号。第二直接采样混频器乍为下变频器来操作，该下变频器被供应以低噪声跨导放大器1的RF转换电流，以及由时钟发生器3所生成的第二 RF本地信号L0_Q、第二非反转数字时钟信号S0_Q和第二反转数字时钟信号S1_Q，从而生成正交分量⑴)的接收基带信号。在下面的两个文献中已经描述了直接采样混频器。文献1 :Khurram Muhammand 等，“DIRECT RF SAMPLING MIXER WITH RE CURSIVE FILTERING IN CHARGE DOMEIN(在电荷畴中具有递归滤波的直接RF采样混频器)”，2004 IEEE国际电路和系统研讨会，pp. 1-577-1-580。又献 2 :Robert Bogdan Staszewski φ, "AlI-Digital TX Frequency Synthesizer and Discrete-Time Receiver for Bluetooth Radio in 130_nmCM0S、用亍 130nm CMOS中的蓝牙无线电的全数字频率合成器及离散时间接收器)”，IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 39，No. 12,2004 年 12 月，PP. 2278-2291。如图2所示，直接采样混频器2的第一直接采样混频器21和第二直接采样混频器 2Q分別包括5个N沟道MOS晶体管Ql到Q5以及3个电容器CH、Ce和CK。N沟道MOS晶体管Ql的源-漏通路被耦接于低噪声跨导放大器1的输出与电容器Ch的某一端之间。电容器Ch的另一端耦接至地电位。N沟道MOS晶体管Ql的源-漏通路被供应以来自低噪声跨导放大器1的输出的RF转换电流。 电容器Ch的某一端通过N沟道MOS晶体管Q2的源-漏通路耦接至电容器Ck的某一端。电容器Ck的另一端耦接至地电位。电容器Ch的某一端通过N沟道MOS晶体管Q3的源-漏通路耦接至电容器Ck的某一端。电容器Ck的另一端耦接至地电位。电容器Ck的某一端通过N沟道MOS晶体管Q4的源-漏通路耦接至直接采样混频器2的输出端。电容器Ck的某一端通过N沟道MOS晶体管Q5的源-漏通路耦接至直接采样混频器2的输出端。N沟道MOS晶体管Ql的栅极被供应以由时钟发生器3所产生的RF本地信号L0。 N沟道MOS晶体管Q2的栅极和N沟道MOS晶体管Q5的栅极被供应以由时钟发生器3所产生的非反转数字时钟信号so。N沟道MOS晶体管Q3的栅极和N沟道MOS晶体管Q4的栅极被供应以由时钟发生器3所产生的反转数字时钟信号Si。电荷在RF本地信号LO和非反转数字时钟信号SO同时达到高电平的时刻在电容器Ch和电容器Ck之间共用于上側。电荷在RF本地信号LO和反转数字时钟信号Sl同时达到高电平的时刻在电容器Ch和电容器Ck之间共用于下側。因此，要获得无限脉冲响应 (IIR)滤波器的特性是可能的。当非反转数字时钟信号SO和反转数字时钟信号Sl的高电平期被设定为RF本地信号LO的周期的N倍吋，它们以N个样本平均。因此，要获得具有尺度比N的有限脉冲响应(FIR)滤波器的特性是可能的。与图2所示的直接采样混频器2的第一直接采样混频器21和其第二直接采样混频器2Q两者各自的对应输出端耦接的第一滤波器41和第二滤波器4Q典型地分别示出了有限脉冲响应滤波器的以上特性和无限脉冲响应滤波器的以上特性。作为甚至在非专利文献1中所描述的RF接收单元的接收混频器，迄今为止在传统上都使用双平衡型交叉耦合四混频器(也称为吉尔伯特型混频器)。但是，由于这种类型的接收混频器采用其中负载电阻器、两个差分晶体管对和恒流源串联耦接于电源电压和地电位之间的模拟电路结构，因而接收混频器存在这样的问题它在低电源电压下的操作是困难的并且功率消耗也是大的。另一方面，由于图2所示的直接采样混频器2采用了数字RF体系结构，因而使得能够在低电源电压下操作，并且还能够减少功率消耗。此外，由于能够将小型化的CMOS半导体制造工艺应用于数字RF体系结构，因而小型化的CMOS还允许进一步降低功率消耗。《时钟发生器》时钟发生器3在不由通用PLL电路所配置的情况下使用多级延迟电路32，尤其是在本发明的第一实施例中。如图2所示，时钟发生器3包括限幅放大器30、分频器31、多级延迟电路32、相位检测单元33和时钟发生单元34。由低噪声跨导放大器1的输出端所生成的RF放大信号被供应给限幅放大器30的输入端。因此，限幅放大器30以大的放大因子来放大RF放大信号并且执行分别将由幅放大器30的输出端所生成的RF放大输出信号限幅于预定的最大限值与预定的最小限值之间的操作。考虑到高电平期和低电平期的不一致性(占空的不一致性)的可能性存在于限幅放大器30的RF放大输出信号中，分频器31执行1/2分频。例如，分频器31仅响应于波形从限幅放大器30的RF放大输出信号的低电平改变为其高电平而使输出信号的电平从低电平变为高电平或相反，并且执行1/2分频。多级延迟电路32包括多个串行耦接的延迟电路320、321、322、. . .、32N。延迟电路320、321、322、. . .、32N具有近似相同的传播延迟时间τ。由分频器31的输出信号所驱动的第一级延迟电路320的输入端tapO耦接至时钟发生单元34的选择器341的第一输入端。由第一级延迟电路320的输出信号所驱动的第二级延迟电路321的输入端tapl耦接至时钟发生单元34的选择器341的第二输入端。由第二级延迟电路321的输出信号所驱动的第三级延迟电路322的输入端tap2耦接至时钟发生单元34的选择器341的第三输入端。相继地，按照以上相同的方式，由第N-I级延迟电路的输出信号所驱动的第N级延迟电路32N的输入端tapN-Ι耦接至时钟发生单元34的选择器341的第N输入端。第N级延迟电路32N的输出端tapN耦接至时钟发生单元34的选择器341的第N+1输入端。相位检测单元33由多个触发器330、331、332.....33N和相位检测器33P组成。
以圆形符号和三角形符号表示的触发器330、331、332.....33N的触发输入端共同耦接至
被供应以来自分频器31的分输出信号的第一级延迟电路320的输入端tapO。第一触发器 330的数据输入端D和数据输出端Q耦接至第二级延迟电路321的输入端tapl和相位检测器33P的第一输入端。第二触发器331的数据输入端D和数据输出端Q耦接至第三级延迟电路322的输入端tap2和相位检测器33P的第二输入端。相继地，按照以上相同的方式，第N-I触发器33N-1的数据输入端D和数据输出端Q耦接至第N+1级延迟电路32N的输入端tapN-Ι和相位检测器33P的第N输入端。最后，第N触发器33N的数据输入端D和数据输出端Q耦接至第N+1级延迟电路32N的输出端tapN和相位检测器33P的第N+1输入端。时钟发生单元；34包括选择器；341、两个异或(explosive-OR) (EX-OR)电路342和 343及逻辑电路344。选择器341的第一输入端、第二输入端、第三输入端、第N输入端和第 N+1输入端分别耦接至多级延迟电路32中的第一级延迟电路320的输入端tapO、第二级延迟电路321的输入端tap 1、第三级延迟电路322的输入端tap2、第N级延迟电路32N的输入端tapN-Ι和第N级延迟电路32N的输出端tapN。此外，选择器341的控制输入端被供应以由相位检测器33P生成的相位检测输出信号。响应于由相位检测器33P所供应的相位检测输出信号，选择器341从第一输入端、 第二输入端、第三输入端、第N输入端和第N+1输入端处的总共N+1个输入信号中选择出总共4个输入信号，对应于具有0°相位的输入信号、具有45°相位的输入信号、具有90°相位的输入信号和具有135°相位的输入信号，并且将它们供应给两个异或(explosive-OR) (EX-OR)电路342和343的输入端。也就是，异或(explosive-OR) (EX-OR)电路342的两个输入端被供应以具有0°相位的输入信号和具有90°相位的输入信号。异或(explosive-OR) (EX-OR)电路343的两个输入端被供应以具有45°相位的输入信号和具有135°相位的输入信号。结果，第一 RF本地信号L0_I由异或(explosive-OR) (EX-OR)电路342的输出端生成。第二 RF本地信号L0_Q由异或(explosive-OR) (EX-OR)电路343的输出端生成。最后，逻辑电路344被供应以第一 RF本地信号L0_I和第二 RF本地信号L0_Q，使得第一非反转数字时钟信号S0_I、第一反转数字时钟信号S1_I、第二非反转数字时钟信号S0_Q和第二反转数字时钟信号S1_Q由逻辑电路344的与它们对应的输出端生成。图3是示出在图2所示的根据本发明的第一实施例的半导体集成电路B2的接收电路B5中的时钟发生器3的多级延迟电路32的电路操作的波形图。具有由环形线圈天线Ll的天线ANT所接收到的13. 56MHz的RF频率的载波信号 Cr的波形首先示出于图3中。但是，实际上示出于图3中的载波信号Cr的波形是由限幅放大器30所限幅的RF放大输出信号。此外，在图3中还示出了在多级延迟电路32中的第一级延迟电路320的输入端 tapO的信号波形、在第二级延迟电路321的输入端tapl的信号波形、在第三级延迟电路 322的输入端tap2的信号波形、在第四级延迟电路323(没有示出)的输入端tap3的信号波形、在第五级延迟电路324(没有示出)的输入端tap4的信号波形、在第六级延迟电路 325(没有示出)的输入端tap5的信号波形、在第七级延迟电路326(没有示出)的输入端 tap6的信号波形、在第八级延迟电路327(没有示出)的输入端tap7的信号波形和在第九级延迟电路328(没有示出)的输入端tap8的信号波形。如图3所示，分频器31仅响应于在限幅放大器30的RF放大输出信号中的具有RF 频率的载波信号Cr的波形从低电平变为高电平而将输出信号电平从低电平改变成高电平或相反。因此，在由分频器31的输出信号所驱动的第一级延迟电路320的输入端tapO的信号变成通过1/2分频RF频率的载波信号Cr而获得的信号。由于多级延迟电路32中的延迟电路320、321、322.....32N具有基本上相同的传
播时间τ，因而在第二级延迟电路321的输入端tapl的信号波形在比第一延迟电路320的输入端tapO处的信号波形的变化延迟传播时间τ的情况下变化。相继地，按照以上相同的方式，在第九级延迟电路328(没有示出)的输入端tap8的信号波形在比第八延迟电路 327(没有示出)的输入端tap7处的信号波形的变化延迟传播时间τ的情况下变化。在图3所示的实例中，在第一级延迟电路320的输入端tapO的信号波形在RF频率的载波信号Cr从低电平变为高电平的时刻由高电平变为低电平。并且同样，在输入端 tapl的信号波形为高“H”电平，在输入端tap2的信号波形为高“H”电平，在输入端tap3的信号波形为高“H”电平，在输入端tap4的信号波形为高“H”电平，在输入端tap5的信号波形为高“H”电平，在输入端tap6的信号波形为高“H”电平，以及在输入端tap7的信号波形为高“H”电平。因而，使在输入端tapO的信号变为从下一输入端tap8的信号波开始的低电平“L”。也就是，在该时刻，分别供应给触发器330、331、332、333、334、335、336和337的数据输入端D的高电平“H”、高电平“H”、高电平“H”、高电平“H”、高电平“H”、高电平“H”、高
电平“H”和低电平“L”被锁存于触发器330、331、332.....337中，使在输入端tapO的信号
波形的高-低变化作为触发供应给触发器330、331、332.....337的触发输入端。结果，表
示高电平“H”、高电平“H”、高电平“H”、高电平“H”、高电平“H”、高电平“H”、高电平“H”和低电平“L”的数据在该时刻由它们所对应的触发器330、331、332、333、334、335、336、337和 338的数据输入端D所生成。也就是，在使RF频率的载波信号Cr从低电平变为高电平的时刻，在输入端tapO 的信号波形从高电平变为低电平，然而在输入端tap8的信号波形处于恰好在它从低电平变为高电平之前的状态。因而，在图3的实例中，在输入端tap8的信号波形的相位与在输入端tapO的信号波形相比延迟了大约180° (Ji)0因而，发生180° (π)的相位延迟能够通过由相位检测器33Ρ于该时刻检测给相位检测器33Ρ供应的触发器330、331、332、333、334、335、336和337的8位数据输出信号 “HHHHHHHL”来确定。当相位检测器33Ρ检测到在输入端tapO和tap8的信号波形之间发生 180° ( π )的相位延迟时，由相位检测器33Ρ所输出的相位检测输出信号被供应给选择器 341的控制输入端。选择器341响应于由相位检测器33Ρ所供应的相位检测输出信号而选择在输入端 tapO的0°相位的输入信号以及在输入端tap4的90°相位的输入信号，并且将它们供应给异或电路342的两个输入端。选择器341选择在输入端tap2的45°相位的输入信号以及在输入端tap6的135°相位的输入信号，并且将它们供应给异或电路343的两个输入端。图4是示出在图2所示的根据本发明的第一实施例的半导体集成电路B2的接收电路B5中的时钟发生器3的时钟发生单元34的两个异或电路342和343的电路操作的波形图。如图4所示，异或电路342对在输入端tapO的0°相位的输入信号以及在输入端 tap4的90°相位的输入信号执行异或(EX-OR)操作，从而生成第一 RF本地信号L0_I。另一方面，异或电路；343对在输入端tap2的45 °相位的输入信号以及在输入端tap6的135 ° 相位的输入信号执行异或(EX-OR)操作，从而生成第二 RF本地信号L0_Q。此外，图3所示的时钟发生单元34的逻辑电路344被供应以第一 RF本地信号L0_ I和第二 RF本地信号L0_Q，从而由逻辑电路344的它们对应的输出端生成各自具有比每个RF本地信号的频率低的频率的第一非反转数字时钟信号S0_I、第一反转数字时钟信号Sl_ I、第二非反转数字时钟信号S0_Q和第二反转数字时钟信号S1_Q。因而，由时钟发生器3的时钟发生単元34所生成的第一 RF本地信号L0_I、第二 RF本地信号L0_Q、第一非反转数字时钟信号S0_I、第一反转数字时钟信号S1_I、第二非反转数字时钟信号S0_Q和第二反转数字时钟信号S1_Q被供应给直接采样混频器2的第一直接采样混频器21和第二直接采样混频器2Q。結果，直接采样混频器2在第一直接采样混频器21的输出生成同相分量(I)的接收基线信号，并且在第二直接采样混频器2Q的输出生成正交分量⑴)的接收基线信号。結果，根据使用图1到图4来描述的本发明的第一实施例的时钟发生器3，由环形线圈天线Ll的天线ANT所接收到的对应于13. 56MHz的RF频率的载波信号Cr的振幅值被从零恢复到预定值。据此，与RF频率的载波信号Cr的相位和频率同步的第一 RF本地信号 L0_I、第二 RF本地信号L0_Q、第一非反转数字时钟信号S0_I、第一反转数字时钟信号S1_I、 第二非反转数字时钟信号S0_Q和第二反转数字时钟信号S1_Q能够在早期生成并且在早期供应给直接采样混频器2的第一直接采样混频器21和第二直接采样混频器叫。因而，根据使用图1到图4来描述的本发明的第一实施例的时钟发生器3，有可能解决这样的问题当供应给直接变频接收器的接收混频器的本地信号由PLL电路生成吋， 由对应于NFC技术所使用的13. 56MHz的RF频率的载波信号的振幅值在该振幅值变为零之后再恢复为预定值所耗费的恢复时间以及PLL电路被改变成未锁定状态到PLL电路被再次变为锁定状态的时间是长的。《载波检测器》载波检测器9检测到对应于NFC技术所使用的13. 56MHz的RF频率的载波信号的振幅值通过100%的调制深度变得近似为零。另ー方面，当RF频率的载波信号的振幅值变得近似为零吋，时钟发生器3的操作被停止。由于该原因，时钟发生器3在该操作停止期内不生成RF本地信号L0_I和L0_Q以及数字时钟信号S0_I、S1_I、S0_Q和S1_Q。因而，同样停止了直接采样混频器2的第一直接采样混频器21和第二直接采样混频器2Q的操作。当在本发明的第一实施例中的载波检测器9以及两个复位开关Q6和Q6没有布置于接收电路B5中吋，在第一直接采样混频器21的输出端的电容电荷以及在第二直接采样混频器2Q的输出端的电容电荷被保持不放电，即使RF频率的载波信号的振幅值变得近似为零并且直接采样混频器2的第一直接采样混频器21和第二直接采样混频器叫的操作被停止。因而，由于第一直接采样混频器21的输出端的输出电压以及第二直接采样混频器2Q 的输出端的输出电压没有降低，因而ASK调制的输出没有示出精确的包络。因此，在非接触式IC卡与读写器件之间不可能执行精确的数据通信。另ー方面，根据本发明的第一实施例，载波检测器9以及两个复位开关Q6和Q6被特別地布置于接收电路B5内。因此，当RF频率的载波信号的振幅值变得近似为零时，载波检测器9检测到对应于NFC技术所使用的13. 56MHz的RF频率的载波信号的振幅值通过 100%的调制深度而变得近似为零，不大于预定值。因而，在这种情况下，开关Q6和Q6的N 沟道MOS晶体管分别由载波检测器9的高电平检测输出控制为导通状态。由于该原因，第一直接采样混频器21的输出端的电容电荷以及第二直接采样混频器2Q的输出端的电容电荷被放电至地电位。因此，在非接触式IC卡与读写器件之间有可能执行精确的数据通信。《多级延迟电路》图5是示出图2所示的根据本发明的第一实施例的时钟发生器3的多级延迟电路 32的具体电路的结构的图形。如图5所示，第一级缓冲电路32X包括NAND电路NANDl和反相器hvl。NAND电路NANDl的某一输入端及其另一输入端分别被供应以电源电压Vdd和分频器31的输出信号 DIV-Cr。反相器^wl的输入端被供应以NAND电路NANDl的输出信号，使得具有0°相位的信号波形tapO由用作第一级缓冲电路32X的输出端的反相器hvl的输出端生成。第一级延迟电路320包括用于生成预定的传播延迟时间τ的串联耦接的两个反相器和Inv3、NAND电路NANDl和反相器hvl。反相器的输入端被供应以分频器31的输出信号DIV-Cr。反相器的输出信号被供应给反相器的输入端。NAND 电路NANDl的某一输入端及其另一输入端分别被供应以电源电压Vdd以及反相器的输出信号。反相器hvl的输入端被供应以NAND电路NANDl的输出信号，由此具有22. 5°相位的信号波形tapl由用作第一级延迟电路320的输出端的反相器^wl的输出端生成。第二级延迟电路321同样包括与第一级延迟电路320相同的电路结构。具有45° 相位的信号波形tap2由被用作第二级延迟电路321的输出端的反相器^wl的输出端生成。相继地，按照以上相同的方式，第N级延迟电路32N同样包括与第一级延迟电路 320相同的电路结构。具有预定相位值的信号波形tapN由被用作第N级延迟电路32N的输出端的反相器hvl的输出端生成。图6是示出表示包含于图5所示的根据本发明的第一实施例的时钟发生器3的多级延迟电路32之内的NAND电路NANDl和反相器hvl的具体电路的结构的图形。如图6所示，NAND电路NANDl包括其源-漏电流通路串联耦接于地电位Vss与输出端out之间的两个N沟道MOS晶体管Qnl和Qn2，以及其源-漏电流通路并联耦接于电源电压Vdd与输出端out之间的两个P沟道MOS晶体管Qpl和Qp2。第一输入端inl耦接至N沟道MOS晶体管Qnl的栅电极和P沟道MOS晶体管Qpl的栅电极。第二输入端in2耦接至N沟道MOS晶体管Qn2的栅电极和P沟道MOS晶体管Qp2的栅电极。反相器hvl包括其源-漏电流通路耦接于地电位Vss与输出端out之间的N沟道MOS晶体管Qn3，以及其源-漏电流通路耦接于电源电压Vdd与输出端out之间的P沟道MOS晶体管Qp3。输入端 in耦接至N沟道MOS晶体管Qn3的栅电极和P沟道MOS晶体管Qp3的栅电极。其它反相器 Inv2和也由晶体管Qn3和Qp3以与反相器hvl完全相同的方式构成。图7是示出用于包含于图6所示的根据本发明的第一实施例的多级延迟电路32 之内的NAND电路NANDl和反相器hvl的具体半导体集成电路的部分器件布局的图形。如图7所示，用于电源电压Vdd和地电位Vss的电源/地线按照在图中所看到的横向方向来形成。N型阱区N-Well沿着电源电压Vdd的电源线方向形成。P型阱区P-Well沿着地电位Vss的地线方向形成。N型阱区N-Well被供应以电源电压VDD。P型阱区P-Well被供应以地电位Vss。此外，配置NAND电路NANDl的两个P沟道MOS晶体管Qpl和Qp2，以及配置反相器 Invl和的两个P沟道MOS晶体管Qp3和Qp4沿着电源电压Vdd的电源线方向形成于N型阱区N-Well内。配置NAND电路NANDl的两个N沟道MOS晶体管Qnl和Qn2，以及配置反相器hvl和的两个N沟道MOS晶体管Qn3和Qn4沿着地电位Vss的地线方向形成于P型阱区P-Well内。虽然在图7中没有示出，但是相继地，按照与图5所示的时钟发生器3中的第一级缓冲电路32X、多级延迟电路32的第一级延迟电路320和第二级延迟电路 321相同的方式的，配置整个第N级延迟电路32N的在CMOS逻辑电路中的所有P沟道MOS 晶体管和所有N沟道MOS晶体管分別形成于两者均设置于电源电压Vdd的电源线与地电位 Vss的地线之间的N型阱区N-Well和P型阱区P-Well内，其中电源线和地线两者被布置成近似平行的。《旁通滤波器》在图2所示的直接采样混频器2中，分別由第一直接采样混频器21的输出和第二直接采样混频器2Q的输出所生成的同相分量(I)的接收基带信号和正交分量⑴)的接收基带信号分别通过第一滤波器41和第二滤波器4Q供应给第一高通滤波器51的输入端和第二高通滤波器叫的输入端。此外，第一高通滤波器51的输出端和第二高通滤波器5Q的输出端分别耦接至第一基带放大器61的输入端和第二基带放大器6Q的输入端。在第一基带放大器61和第二基带放大器6Q的输入端的DC偏压电平通常不与在第一直接采样混频器21和第二直接采样混频器2Q的输出端以及在第一滤波器41和第二滤波器4Q的输出端的DC电压电平一致。 因而，为了适应DC偏压电平和DC电压电平之间的电压差，第一高通滤波器51和第二高通滤波器5Q分別耦接于第一滤波器41和第二滤波器4Q的输出端与第一基带放大器61和第 ニ基带放大器6Q的输入端之间。第一高通滤波器51和第二高通滤波器5Q各自基本上包括具有与第一滤波器41 和第二滤波器4Q的输出端耦接的一端以及与第一基带放大器61和第二基带放大器6Q的输入端耦接的另一端的电容器C，以及具有与电容器C的另一端耦接的一端以及与地电位耦接的另一端的电阻器R。具体的第一和第二高通滤波器51和5Q各自包括电容器C、电阻器R和运算放大器。接收基带信号经由电容器C来供应给运算放大器的反转输入端。电阻器R耦接于运算放大器的反转输入端与输出端之间。參考电压被供应给运算放大器的非反转输入端。《基带放大器》如图2所示，分別由第一高通滤波器51的输出端和第二高通滤波器5Q的输出端生成的同相分量(I)的接收基带信号和正交分量(Q)的接收基带信号分別由第一基带放大器61和第二基带放大器6Q放大。第一基带放大器61和第二基带放大器6Q各自包括两级串联耦接的多级放大电路。《A/D转换单元和DSP》如图2所示，A/D转换单元7包括具有一个输入端、另ー个输入端和输出端的选择开关71，以及A/D转换器72。选择开关71的一个输入端及其另ー输入端分別被供应以在第一高通滤波器51的输出端的同相分量(I)的接收基带信号以及在第二高通滤波器5Q的输出端的正交分量(Q)的接收基带信号。因而，选自两个接收基带信号的接收基带信号能够在选择开关71的输出端生成。在选择开关71的输出端生成的所选的接收基带信号被供应给A/D转换器72的模拟输入端。由A/D转换器72的数字输出端生成的接收数字基带信号被供应给数字信号处理器(DSP)S的输入端。由于由选择开关71交替选择的同相分量⑴的接收基带信号和正交分量(Q)的接收基带信号被交替地进行A/D转换，因而数字信号处理器8被交替地供应以同相分量(I) 的接收数字基带信号和正交分量(Q)的接收数字基带信号。数字信号处理器8从这两个接收数字基带信号中选出信号电平大的信号并且执行ASK调制过程。因此，有可能解决通信漏洞或零点的问题。《非线性A/D转换器》另一方面，如图2所示，第一高通滤波器51和第二高通滤波器叫分别耦接于第一滤波器41和第二滤波器4Q的输出端与第一基带放大器61和第二基带放大器6Q的输入端之间，以便适应在第一基带放大器61和第二基带放大器6Q的输入端的DC偏压电平与在第一直接采样混频器21和第二直接采样混频器2Q的输出端的以及第一滤波器41和第二滤波器4Q的输出端的DC电压电平之间的电压差。但是，在采用第一高通滤波器51和第二高通滤波器5Q的情况下，本发明人等的研究已经揭示了以下问题。也就是，假定具有大振幅的RF频率信号由图2的天线ANT接收自其中NFC技术所使用的13. 56MHz的RF频率信号的振幅值由于100%的调试深度而近似为零的状态。在这种情况下，由响应于大振幅输入信号的瞬态响应所致的大的输入电压波动出现于第一高通滤波器51和第二高通滤波器5Q的输出端。图8是示出在图2所示的根据本发明的第一实施例的半导体集成电路B2中的接收电路5B的第一高通滤波器51和第二高通滤波器5Q中的每一个的电路操作的波形图。如图8所示，NFC技术所使用的13. 56MHz的RF接收频率输入信号al的电压振幅 Vin从大约零状态变成大振幅，使得大的输出电压波动由于瞬态响应而出现于第一高通滤波器51和第二高通滤波器5Q各自的输出电压Vout中。这意味着，当第一高通滤波器51 和第二高通滤波器5Q各自由电容器C、电阻器R和运算放大器构成时，较大的输出电压波动由于运算放大器的电压放大功能而出现于第一高通滤波器51和第二高通滤波器5Q的输出中。此外，在第一高通滤波器51和第二高通滤波器5Q的输出中的较大的输出电压波动由第一基带放大器61和第二基带放大器6Q放大至大得多的输出电压波动。当该大的输出电压波动通过选择开关71来供应给A/D转换器72的模拟输入端时，有可能与大的输出电压波动对应的模拟输入电压将超过A/D转换器72的模拟输入动态范围。当模拟输入电压超过A/D转换器72的模拟输入动态范围时，与具有大振幅期的模拟输入电压精确地成比例的数字输出信号没有由A/D转换器72的输出端生成。因此，在非接触式IC卡与读写器件之间不可能执行精确的数据通信。另一方面，当A/D转换器72的模拟输入动态范围为了解除此类问题而扩展至极大的范围时，A/D转换器72的输入在使NFC技术所使用的13. 56MHz的RF接收频率输入信号 (由图2的天线ANT所接收)的电压幅值Vin变为小振幅的情况下缺少灵敏度。由于该原因，在非接触式IC卡与读写器件之间的精确的数据通信在没有不是由A/D转换器72的输出端生成的精确的数字输出信号的情况下变得不可能。因而，在图2所示的根据本发明的第一实施例的半导体集成电路B2的接收电路B5 中，非线性A/D转换器被用于A/D转换器72，尤其是用于解决相互矛盾的问题。
图9是示出在图2所示的根据本发明的第一实施例的半导体集成电路B2中的接收电路B5的A/D转换器72内所使用的非线性A/D转换器的输入/输出特性的图形。在其中供应给A/D转换器72的模拟输入端的模拟输入电压近似存在于图9所示的模拟输入动态范围的中心内的部分，为ー步改变数字输出信号所需的模拟输入电压的变化被设置成小的。另ー方面，在其中模拟输入电压在于图9的横轴所看到的右侧的模拟输入动态范围的最大值附近的部分，或者在其中模拟输入电压在于图9的横轴所看到的左侧的模拟输入动态范围的最小值附近的部分，为ー步改变数字输出信号所需的模拟输入电压的变化被设置成大的。因而，根据图9所示的A/D转换器72的模拟输入电压对数字输出信号的非线性特性，A/D转换器72以高输入灵敏度来操作，其中模拟输入电压的振幅变小并且该模拟输入电压在模拟输入动态范围的中心附近变化。因此，即使模拟输入电压的振幅小，精确的数字输出信号由A/D转换器72所生成，从而使得在非接触式IC卡与读写器件之间执行精确的数据通信成为可能。另ー方面，当模拟输入电压的幅值变大并且该模拟输入电压在模拟输入动态范围的最大值或最小值附近部分变化吋，A/D转换器72以低输入灵敏度来操作。结果，有可能解决模拟输入电压容易超出模拟输入动态范围的问题。即使模拟输入电压的振幅大，精确的数字输出信号能够由A/D转换器72所生成。因而，允许在非接触式IC卡与读写器件之间的精确数据通信。《闪速型非线性A/D转换器》图10是示出用于实现图9所示的A/D转换器的模拟输入电压对数字输出信号的非线性特性的根据本发明的第一实施例的闪速型非线性A/D转换器72的结构的图形。如图10所示，闪速型非线性A/D转换器72包括电阻梯形単元、比较器单元722和编码器723。电阻梯形単元721包括串联耦接于參考电压Vref与地电位之间的多个电阻器。比较器单元722包括各自具有非反转输入端、反转输入端和输出端的多个比较器CP0、
CPUCP2.....CP9。模拟输入电压Vin被共同地供应给比较器单元722的比较器CP0、CP1、
CP2、· · ·、CP9的非反转输入端。比较器单元722的比较器CPO、CPU CP2、· · ·、CP9的反转输入端被供应以在电阻梯形単元721中的电阻器的连接节点处的多个比较參考电压。在图10所示的闪速型非线性A/D转换器72，位于电阻梯形単元721的中心内的第五电阻器被分别设定为电阻R-AR,以造成近似在输入动态范围的中心内的高输入灵敏度。 另ー方面，在电阻梯形単元721的上部的两个电阻以及在电阻梯形単元721的下部的两个电阻分別被设定为高电阻R，以造成低输入灵敏度。与由比较器单元722的比较器CPO、CPl、CP2.....CP9的输出所生成的对应于温
度计码的比较器输出信号由编码器723转换成对应于ニ进制码的A/D转换数字输出信号Dtl 到Dim，继而被供应给数字信号处理器(DSP) 8。数字信号处理器(DSP) 8在ASK调制之前使用由A/D转换器72所供应的数字输出信号Dtl到Dim针对数字输入信号对数字输出信号的非线性特性执行数字校正过程，该非线性特性对应于与图9所示的A/D转换器72的模拟输入电压对数字输出信号的非线性特性相反的特性。由数字信号处理器(DSP)S执行数字校正过程允许补偿图9所示的A/D转换器72的模拟输入电压对数字输出信号的非线性特性。[第二实施例]
《逐次逼近型非线性A/D转换器》图11是示出用于实现A/D转换器的模拟输入电压对数字输出信号的非线性特性的根据本发明的第二实施例的逐次逼近型非线性A/D转换器72的结构的图形。如图11所示，逐次逼近型非线性A/D转换器72包括比较器724、连续转换寄存器 725和本地D/A转换器726。比较器7M执行在来自本地D/A转换器726的供应给其非反转输入端的模拟输入电压Vin与供应给其反转输入端的反馈模拟输出电压之间的模拟电压比较。连续转换寄存器725在其内保存比较初始值，并且另一方面，根据预定的算法响应于比较器7M的电压比较输出信号的高电平和低电平之间的比较结果来更新保存值。此外，比较器7M的比较输出信号由逐次逼近型非线性A/D转换器72输出为A/D转换数字输出信号Dtl到Dim，该A/D转换数字输出信号Dtl到Dim继而被供应给本地D/A转换器726的与它们对应的输入端。因而，本地D/A转换器726生成与保留于连续转换寄存器726内的数字更新保存值对应的反馈模拟输出电压，并将该输出电压供应给比较器724的反转输出端。在相关领域的通用逐次逼近型A/D转换器中，保存于连续转换寄存器内的值根据称为二分搜索的预定算法来更新，以执行逐次逼近型A/D转换。也就是，连续转换寄存器的比较初始值对应于近似在模拟输入动态范围的中心处的电压电平。设定为中心处的电压电平的反馈模拟输出电压与模拟输入电压由比较器来比较。当后者的电平高于前者时，所更新的保存值被更新以便与等于动态范围的大约3/4的电压电平相应。当后者的电平低于前者时，所更新的保存值被更新以便与等于动态范围的大约1/4的电压电平对应。电压比较以及连续转换寄存器的保存值的更新根据以上的二分搜索算法连续地执行，由此与模拟输入电压对应的最后更新的保存值被存储于连续转换寄存器中，并且A/D转换的数字输出信号由连续转换寄存器的输出生成。在图11所示的根据本发明的第二实施例的逐次逼近型非线性A/D转换器72中， 连续转换寄存器的保存值被根据用于非线性二分搜索的算法来更新，从而实现图9所示的 A/D转换器的模拟输入电压对数字输出信号的非线性特性。图12是用于描述图11所示的根据本发明的第二实施例的逐次逼近型非线性A/D 转换器72的非线性二分搜索的算法的图形，以及示出逐次逼近型非线性A/D转换器72的输入/输出特性的图形。如图12所示，根据图11所示的根据本发明的第二实施例的用于非线性二分搜索的算法，连续转换寄存器725的比较初始值Pl被设定于与模拟输入动态范围的最大值 Max(A)的大约1/4对应的电压电平附近，没有被设定于与相关领域的通用模拟输入动态范围的大致中心对应的电压电平。设定于与最大值的大约1/4对应的电压电平附近的初始值反馈模拟输出电压(比较初始值Pl)与模拟输入电压Vin由比较器7M来比较。当后者的电平高于前者时，下一次更新的保存值P2被更新以便与等于动态范围的大约2/3的电压电平相应。当后者的电平低于前者时，下一次更新的保存值被更新以便与等于动态范围的大约1/5的电压电平对应。当所更新的保存值由于使用比较初始值Pl的第一电压比较而被设定为下一次更新的保存值P2时，设定为等于动态范围的大约2/3的电压电平的反馈模拟输出电压(更新的保存值1^)与模拟输入电压Vin在第二电压比较时由比较器724比较。当后者的电平高于前者吋，下一次更新的保存值P2被更新以便与近似在更新的保存值P2与对应于最大值 Max(A)的更新保存值P5之间的中点对应。当后者的电平低于前者吋，下一次更新的保存值被更新以便与近似在更新的保存值P2与对应于増益变化线CL的更新保存值P4之间的中点对应。当所更新的保存值由于使用比较初始值Pl的第一电压比较而被设定为下一次更新的保存值P3吋，设定为等于动态范围的大约1/5的电压电平的反馈模拟输出电压(更新的保存值P3)与模拟输入电压Vin在第二电压比较时由比较器724比较。当后者的电平低于前者吋，下一次更新的保存值被更新以便与近似在更新的保存值P3与对应于最小值 Min(A)的更新保存值P8之间的中点P7对应。当后者的电平高于前者吋，下一次更新的保存值被更新以便与近似在更新的保存值P3与比较初始值Pl之间的中点P6对应。也就是，图11所示的根据本发明的第二实施例的逐次逼近型非线性A/D转换器72 响应于由比较器724的输出连续生成的电压比较结果而生成根据图12所示的非线性输入
/输出特性所设置的更新保存值P2、P3.....P8。也就是，连续转换存储器725在其内包括
状态机，该状态机响应于由比较器724的输出连续生成的电压比较结果，并且响应于连续生成的电压比较结果而生成根据图12所示的非线性输入/输出特性所设置的更新保存值 P2、P3、…、P80由连续比较转换器725所生成的A/D转换的数字输出信号Dtl到D1^1被供应给数字信号处理器(DSP) 8。数字信号处理器(DSP) 8在ASK调制之前使用由A/D转换器72所供应的数字输出信号Dtl到Dim针对数字输入信号对数字输出信号的非线性特性执行数字校正过程，该非线性特性对应于与图12所示的A/D转换器72的模拟输入电压对数字输出信号的非线性特性相反的特性。由数字信号处理器(DSP)S执行数字校正过程允许补偿图12所示的A/D转换器72的模拟输入电压对数字输出信号的非线性特性。[第三实施例]《流水线型非线性A/D转换器》图13是示出用于实现A/D转换器的模拟输入电压对数字输出信号的非线性特性的根据本发明的第三实施例的流水线型非线性A/D转换器72的结构的图形。如图13所示，流水线型非线性A/D转换器72包括流水线处理级单元727和延迟
处理/数字校正単元728。流水线处理级单元727包括多个流水线级PSO、PSU PS2.....
PSN-I。流水线级PS0、PS1、PS2.....PSN-I各自包括(作为基本元件)采样与保持电路10、
子A/D转换器11、子0ハ转换器12、减法器13和放大器14。此外，电压电平校正电路15被添加给第一级流水线级PS0。而且，參考电压开关电路16被添加给第二级流水线级PSl到最后级流水线级PSN-I中的每ー个。第一级流水线级PSO的采样与保持电路10的输入端被供应以在流水线型非线性 A/D转换器72的模拟输入端的模拟输入电压Vin。采样与保持电路10的输出端耦接至子 A/D转换器11的输入端和减法器13的一个输入端。第一级流水线级PSO的电压电平校正电路15的输入端被供应以用于A/D转换操作的參考电压Vref。从參考电压Vref减少了预定电压的校正參考电压由电压电平校正电路15的输出端所生成，并且被供应给A/D转换器 11的输入端。来自第一级流水线级PSO的子A/D转换器的最高有效位(MSB)的数字输出信号dQ被供应给延迟处理/数字校正单元728的第一输入端以及子D/A转换器12的输入端。此外，最高有效位(MSB)的数字输出信号Cltl被供应给包含于从第二级流水线级PSl到最后一级的流水线级PSN-I的多个级内的参考电压开关电路16，以及包含于从第二级流水线级 PSl到最后一级的流水线级PSN-I的多个级内的放大器14。此外，第一级流水线级PSO的子A/D转换器12生成与最高有效位的数字输出信号 Cltl对应的子D/A模拟电压信号并且将该信号供应给减法器13的其它输入端。结果，减法器 13生成了模拟输入电压Vin与自D/A模拟电压信号之间的电压差的量化误差并且将它供应给放大器14的输入端。当由第一级流水线级PSO的子A/D转换器11所生成的最高有效位的数字输出信号Cltl为低电平“0”时，放大器14的放大因子或增益由低电平的数字输出信号Cltl设定为2， 并且在加侧的参考电压+Vref由放大器14来选择。因而，以关系Vout = 2Vin+Vref表示的残差信号由放大器14的输出生成并且被供应给第二级流水线级PSl的输入端。因而，当最高有效位的数字输出信号Cltl为低电平“0”时，包含于从第二级流水线级PSl到最后一级的流水线级PSN-I的多个级内的参考电压开关电路16和放大器14分别设定于参考电压Vref 的选择状态以及其中放大因子为2的放大状态。结果，假定由前一级流水线级所供应的残差信号在从第二级流水线级PSl到最后一级的流水线级PSN-I的每个流水线级中是Vin’， 则以关系Vout = 2Vin’ +Vref表示的残差信号被生成并被供应给下一级流水线级的输入端。当由第一级流水线级PSO的子A/D转换器11所生成的最高有效位的数字输出信号Cltl为高电平“ 1”时，放大器14的放大因子由低电平的数字输出信号Cltl设定为1，并且在减侧的参考电压-Vref由放大器14来选择。因而，以关系Vout = Vin-Vref/2表示的残差信号由放大器14的输出生成并且被供应给第二级流水线级PSl的输入端。因而，当最高有效位的数字输出信号Cltl为高电平“1”时，包含于从第二级流水线级PSl到最后一级的流水线级PSN-I的多个级内的参考电压开关电路16和放大器14分别设定于一半参考电压Vref/2 的选择状态以及其中放大因子为1的放大状态。因而，假定由前一级流水线级所供应的残差信号在从第二级流水线级PSl到最后一级的流水线级PSN-I的每个流水线级中是Vin’， 则以关系Vout = Vin' -Vref/2表示的残差信号被生成并被供应给下一级流水线级的输入端。图14是示出图13所示的根据本发明的第三实施例的流水线型非线性A/D转换器 72的A/D转换操作和输入/输出特性的图形。图14所示的增益变化线CL的模拟输入电压对应于由第一级流水线级PSO的电压电平校正电路15的输出端所生成的校正参考电压。该校正参考电压是由电压电平校正电路15从参考电压Vref中减去预定电压的一个电压。结果，第一级流水线级PSO的子A/D转换器11将电平小于参考电压Vref的校正参考电压(CL)与在流水线型非线性A/D转换器 72的模拟输入端的模拟输入电压Vin进行比较，并且输出比较结果作为最高有效位(MSB) 的数字输出信号屯。当模拟输入电压Vin的电平低于校正参考电压(CL)时，为低电平“O”的最高有效位(MSB)的数字输出信号Cltl由第一级流水线级PSO的子A/D转换器11所生成。因而，第一级流水线级PSO生成以关系Vout = 2Vin+Vref表示的残差信号，而从第二级流水线级PSl到最后ー级的流水线级PSN-I的每个流水线级生成以关系Vout = 2Vin’ +Vref表示的残差信号。因而，在这种情况下，图13所示的根据本发明的第三实施例的流水线型非线性A/ D转换器72在图14所示的増益变化线CL的操作点Pl处以及在位于其左侧的操作点P4到 P8处操作。結果，当模拟输入电压Vin的振幅变小并且该模拟输入电压Vin以这种方式在远离模拟输入动态范围的最大值Max (A)的部分变化吋，A/D转换器72以高输入灵敏度来操作，使得即使模拟输入电压的振幅小，精确的数字输出信号由A/D转换器72来生成，从而允许在非接触式IC卡与读写器件之间的精确数据通信。另ー方面，当模拟输入电压Vin的电平高于校正參考电压(CL)吋，为高电平“ 1” 的最高有效位(MSB)的数字输出信号Cltl由第一级流水线级PSO的子A/D转换器11所生成。 因而，第一级流水线级PSO生成以关系Vout = Vin-Vref/2表示的残差信号，而从第二级流水线级PSl到最后ー级的流水线级PSN-I的每个流水线级生成以关系Vout = Vin'-Vref/2 表示的残差信号。因而，在这种情况下，图13所示的根据本发明的第三实施例的流水线型非线性A/D转换器72在图14所示的増益变化线CL的操作点Pl处以及在位于其右侧的操作点P2和P3处操作。結果，当模拟输入电压Vin的振幅变大并且该模拟输入电压Vin在达到模拟输入动态范围的最大值Max(A)的直接前部分变化吋，A/D转换器72以低输入灵敏度来操作。由于该原因，有可能解决模拟输入电压容易超出模拟输入动态范围的问题。即使模拟输入电压的振幅大，精确的数字输出信号由A/D转换器72来生成。因而，有可能在非接触式IC卡与读写器件之间执行精确的数据通信。延迟处理/数字校正単元7 补偿在由设置于流水线处理级单元727内的第一级
流水线级PSO到最后ー级的流水线级PSN-I所生成的多个数字输出信号C^dpd2.....(V1
中的延迟时间之间的差异。据此，延迟处理/数字校正単元7 输出其生成时序被安排的 A/D转换的数字输出信号Dtl到Dim，并且将它们供应给对应的数字信号处理器(DSP) 8。数字信号处理器(DSP) 8在ASK调制之前使用由流水线型非线性A/D转换器72的延迟处理/数字校正単元7 所供应的数字输出信号Dtl到Dim针对数字输入信号对数字输出信号的非线性特性执行数字校正过程，该非线性特性对应于与图14所示的A/D转换器 72的模拟输入电压对数字输出信号的非线性特性相反的特性。結果，有可能通过由数字信号处理器(DSP)S执行数字校正过程来补偿图14所示的A/D转换器72的模拟输入电压对数字输出信号的非线性特性。作为另ー种实施例，针对与图14所示的A/D转换器72的模拟输入电压对数字输出信号的非线性特性相反的数字输入信号对数字输出信号的非线性特性的数字校正过程可以由流水线型非线性A/D转换器72的延迟处理/数字校正単元7 来执行，不由数字信号处理器8执行。虽然以上由本发明人所给出的发明已经根据各种实施例具体描述，但是本发明并不限于它们。不用说，在不脱离本发明的主旨的范围内能够对各种实施例进行各种改变。例如，图2所示的根据本发明的第一实施例的半导体集成电路B2的接收电路B5 并不限制于使用NFC技术所使用的13. 56MHz的RF频率信号的非接触式IC卡，而是还可以被用作接收电路，例如，电池供电的个人数字助理或个人数据助理(PDA)、移动电话、无线 LAN(局域网)等。
权利要求
1.一种半导体集成电路，包括 接收混频器；以及生成被供应给所述接收混频器的本地信号的信号发生器，其中所述接收混频器被供应以RF接收信号和所述本地信号，从而生成接收混频器输出信号，其中所述信号发生器包括多级延迟电路、相位检测单元和时钟发生单元， 其中所述多级延迟电路响应于在所述RF接收信号中所包含的载波信号而生成包括相位时序彼此相差预定的延迟时间的多个时钟脉冲信号的脉冲序列，其中所述相位检测单元检测产生于由所述多级延迟电路所生成的所述脉冲序列中的特定时钟脉冲信号的电压电平与先于所述特定时钟脉冲信号而产生的预定数量的时钟脉冲信号的电压电平之间的差异，从而检测出所述特定时钟脉冲信号是否具有规定的相位并生成检测输出信号，其中所述时钟发生单元包括选择器和第一信号合成逻辑电路， 其中所述选择器响应于由所述相位检测单元生成的所述检测输出信号而从由所述多级延迟电路生成的所述时钟脉冲信号中输出分别具有多个预先选定的相位的多个选择时钟脉冲信号，并且其中所述第一信号合成逻辑电路对由所述选择器输出的所述选择时钟脉冲信号执行逻辑运算，从而生成被供应给所述接收混频器的所述本地信号。
2.根据权利要求1所述的半导体集成电路，其中所述多级延迟电路包括串联耦接的多个延迟电路， 其中所述相位检测单元包括多个触发器和相位检测器，其中所述多级电路的所述延迟电路生成所述脉冲序列的所述时钟脉冲信号并将其供应给所述选择器以及所述相位检测单元的所述触发器，并且其中所述相位检测器被供应以所述触发器的多个输出信号，从而生成所述检测输出信号并且将其供应给所述选择器。
3.根据权利要求2所述的半导体集成电路，其中首先产生于由所述多级延迟电路生成的所述脉冲序列中的起始时钟脉冲信号被公共地供应给所述触发器的多个触发输入端。
4.根据权利要求1所述的半导体集成电路，其中所述接收混频器包括第一接收混频器和第二接收混频器， 其中所述相位检测单元检测出所述特定时钟脉冲信号是否具有大约为180°的所述规定相位并且生成所述检测输出信号，其中所述选择器响应于由所述相位检测单元生成的所述检测输出信号而从所述时钟脉冲信号中输出具有大约0°的相位的第一选择时钟脉冲信号、具有大约45°的相位的第二选择时钟脉冲信号、具有大约90°的相位的第三选择时钟脉冲信号以及具有大约135° 的相位的第四选择时钟脉冲信号，其中所述第一信号合成逻辑电路的第一逻辑电路对所述第一选择时钟脉冲信号和所述第三选择时钟脉冲信号执行第一逻辑运算，从而生成被供应给所述第一接收混频器的第一 RF本地信号，并且其中所述第一信号合成逻辑电路的第二逻辑电路对所述第二选择时钟脉冲信号和所述第四选择时钟脉冲信号执行第二逻辑运算，从而生成被供应给所述第二接收混频器的第 ニ RF本地信号。
5.根据权利要求4所述的半导体集成电路，其中所述时钟发生单元还包括响应于所述第一 RF本地信号和所述第二 RF本地信号而生成第一非反转数字时钟信号、第一反转数字时钟信号、第二非反转数字时钟信号和第 ニ反转数字时钟信号的第二信号合成逻辑电路，其中所述第一接收混频器包括响应于所述第一 RF本地信号、所述第一非反转数字时钟信号和所述第一反转数字时钟信号而操作的第一直接采样混频器，并且其中所述第二接收混频器包括响应于所述第二 RF本地信号、所述第二非反转数字时钟信号和所述第二反转数字时钟信号而操作的第二直接采样混频器。
6.根据权利要求5所述的半导体集成电路，还包括载波检测器、第一复位开关晶体管和第二复位开关晶体管，其中所述第一复位开关晶体管被耦接于所述第一直接采样混频器的输出端与地电位之间，其中所述第二复位开关晶体管被耦接于所述第二直接采样混频器的输出端与所述地电位之间，其中所述载波检测器检测包含于所述RF接收信号中的所述载波信号的振幅电平，并且其中当所述载波信号的所述振幅电平被降低至规定的振幅电平或更小时，所述载波检测器控制所述第一复位开关晶体管和所述第二复位开关晶体管从非导通状态变为导通状态。
7.根据权利要求6所述的半导体集成电路，还包括与所述第一直接采样混频器的输入端和所述第二直接采样混频器的输入端耦接的低噪声放大器，其中所述低噪声放大器包括将所述RF接收信号的电压转换成电流的低噪声跨导放大器，其中所述低噪声跨导放大器、所述第一直接采样混频器和所述第二直接采样混频器配置直接变频接收器，并且其中第一接收基带信号由所述第一直接采样混频器生成，并且第二接收基带信号由所述第二直接采样混频器生成。
8.根据权利要求7所述的半导体集成电路，其中所述低噪声跨导放大器能够基于近场通信技术来放大所述RF接收信号。
9.根据权利要求8所述的半导体集成电路，还包括第一高通滤波器、第二高通滤波器、 第一基带放大器、第二基带放大器和A/D转换单元，其中所述第一高通滤波器的输入端和所述第二高通滤波器的输入端分别耦接至所述第一直接采样混频器的所述输出端和所述第二直接采样混频器的所述输出端，其中所述第一基带放大器的输入端和所述第二基带放大器的输入端分别耦接至所述第一高通滤波器的输出端和所述第二高通滤波器的输出端，其中所述A/D转换单元的输入端耦接至所述第一基带放大器的输出端和所述第二基带放大器的输出端，其中所述A/D转换单元包括具有非线性输入/输出特性的非线性型A/D转换器以适应基于所述近场通信技术的所述RF接收信号的小振幅到其大振幅的振幅波动所致的、由所述第一高通滤波器的所述输出端和所述第二高通滤波器的所述输出端的瞬态响应导致的电压波动。
10.根据权利要求9所述的半导体集成电路，其中所述非线性A/D转换器包括快闪型非线性A/D转换器、逐次逼近型非线性A/D转换器和流水线型非线性A/D转换器中的任一种。
11.一种半导体集成电路的操作方法，所述半导体集成电路包括接收混频器以及生成被供应给所述接收混频器的本地信号的信号发生器，所述方法包括以下步骤使所述接收混频器被供应以RF接收信号和所述本地信号，从而生成接收混频器输出信号；使所述信号发生器包括多级延迟电路、相位检测单元和时钟发生单元； 使所述多级延迟电路响应于在所述RF接收信号中所包含的载波信号而生成包括相位时序彼此相差预定的延迟时间的多个时钟脉冲信号的脉冲序列；使所述相位检测单元检测在产生于由所述多级延迟电路所生成的所述脉冲序列中的特定时钟脉冲信号的电压电平与先于所述特定时钟脉冲信号而产生的预定数量的时钟脉冲信号的电压电平之间的差异，从而检测出所述特定时钟脉冲信号是否具有规定的相位并生成检测输出信号；使所述时钟发生单元包括选择器和第一信号合成逻辑电路；使所述选择器响应于由所述相位检测单元生成的所述检测输出信号而从由所述多级延迟电路生成的所述时钟脉冲信号中输出分别具有多个预先选定的相位的多个选择时钟脉冲信号；以及使所述第一信号合成逻辑电路对由所述选择器输出的所述选择时钟脉冲信号执行逻辑运算，从而生成被供应给所述接收混频器的所述本地信号。
12.根据权利要求11所述的操作方法，包括以下步骤 使所述多级延迟电路包括串联耦接的多个延迟电路； 使所述相位检测单元包括多个触发器和相位检测器；使所述多级电路的所述延迟电路生成所述脉冲序列的所述时钟脉冲信号并将其供应给所述选择器以及所述相位检测单元的所述触发器；以及使所述相位检测器被供应以所述触发器的多个输出信号，从而生成所述检测输出信号并将其供应给所述选择器。
13.根据权利要求12所述的操作方法，包括使首先产生于由所述多级延迟电路生成的所述脉冲序列中的起始时钟脉冲信号被公共地供应给所述触发器的多个触发输入端的步马聚ο
14.根据权利要求10所述的操作方法，包括以下步骤 使所述接收混频器包括第一接收混频器和第二接收混频器；使所述相位检测单元检测出所述特定时钟脉冲信号是否具有大约为180°的所述规定相位并生成所述检测输出信号；使所述选择器响应于由所述相位检测单元生成的所述检测输出信号而从所述时钟脉冲信号中输出具有大约0°的相位的第一选择时钟脉冲信号、具有大约45°的相位的第二选择时钟脉冲信号、具有大约90°的相位的第三选择时钟脉冲信号以及具有大约135°的相位的第四选择时钟脉冲信号；使所述第一信号合成逻辑电路的第一时钟电路对所述第一选择时钟脉冲信号和所述第三选择时钟脉冲信号执行第一逻辑运算，从而生成被供应给所述第一接收混频器的第一 RF本地信号；以及使所述第一信号合成逻辑电路的第二时钟电路对所述第二选择时钟脉冲信号和所述第四选择时钟脉冲信号执行第二逻辑运算，从而生成被供应给所述第二接收混频器的第二 RF本地信号。
15.根据权利要求14所述的操作方法，包括以下步骤使所述时钟发生单元还包括响应于所述第一 RF本地信号和所述第二 RF本地信号而生成第一非反转数字时钟信号、第一反转数字时钟信号、第二非反转数字时钟信号和第二反转数字时钟信号的第二信号合成逻辑电路；使所述第一接收混频器包括响应于所述第一 RF本地信号、所述第一非反转数字时钟信号和所述第一反转数字时钟信号而操作的第一直接采样混频器；以及使所述第二接收混频器包括响应于所述第二 RF本地信号、所述第二非反转数字时钟信号和所述第二反转数字时钟信号而操作的第二直接采样混频器。
16.根据权利要求15所述的操作方法，包括以下步骤使所述半导体集成电路还包括载波检测器、第一复位开关晶体管和第二复位开关晶体管；使所述第一复位开关晶体管被耦接于所述第一直接采样混频器的输出端与地电位之间；使所述第二复位开关晶体管被耦接于所述第二直接采样混频器的输出端与所述地电位之间；使所述载波检测器检测包含于所述RF接收信号中的所述载波信号的振幅电平；以及当所述载波信号的所述振幅电平被降低至规定的振幅电平或更小吋，使所述载波检测器控制所述第一复位开关晶体管和所述第二复位开关晶体管从非导通状态变为导通状态。
17.根据权利要求16所述的操作方法，包括以下步骤使所述半导体集成电路还包括与所述第一直接采样混频器的输入端和所述第二直接采样混频器的输入端耦接的低噪声放大器；使所述低噪声放大器包括将所述RF接收信号的电压转换成电流的低噪声跨导放大器；使所述低噪声跨导放大器、所述第一直接采样混频器和所述第二直接采样混频器配置直接变频接收器；以及使所述第一直接采样混频器生成第一接收基带信号；以及使所述第二直接采样混频器生成第二接收基带信号。
18.根据权利要求17所述的操作方法，包括允许所述低噪声跨导放大器基于近场通信技术来放大所述RF接收信号的步骤。
19.根据权利要求18所述的操作方法，包括以下步骤使所述半导体集成电路还包括第一高通滤波器、第二高通滤波器、第一基带放大器、第二基带放大器和A/D转换单元；将所述第一高通滤波器的输入端和所述第二高通滤波器的输入端分别耦接至所述第一直接采样混频器的所述输出端和所述第二直接采样混频器的所述输出端；将所述第一基带放大器的输入端和所述第二基带放大器的输入端分别耦接至所述第一高通滤波器的输出端和所述第二高通滤波器的输出端；将所述A/D转换单元的输入端耦接至所述第一基带放大器的输出端和所述第二基带放大器的输出端；以及使所述A/D转换单元包括具有非线性输入/输出特性的非线性型A/D转换器以适应基于所述近场通信技术的所述RF接收信号的小振幅到其大振幅的振幅波动所致的、由所述第一高通滤波器的所述输出端和所述第二高通滤波器的所述输出端的瞬态响应导致的电压波动。
20.根据权利要求18所述的操作方法，包括使所述非线性A/D转换器包括快闪型非线性A/D转换器、逐次逼近型非线性A/D转换器和流水线型非线性A/D转换器中的任一种的步骤。
全文摘要
本发明涉及一种半导体集成电路及其操作方法，该集成电路装配有接收混频器和信号发生器。多级延迟电路响应于接收载波信号而生成多个时钟脉冲。相位检测单元检测在特定时钟脉冲的电压电平与先于特定时钟脉冲而生成的预定数量的时钟脉冲的电压电平之间的差异，从而检测出特定时钟脉冲的预定相位。时钟发生单元的选择器从时钟脉冲信号中输出分别具有多种相位的多个选择时钟脉冲信号。第一时钟合成逻辑单路对选择时钟脉冲执行逻辑运算，从而生成被供应给接收混频器的本地信号。
文档编号H04B1/16GK102571119SQ20111036132
公开日2012年7月11日 申请日期2011年11月15日 优先权日2010年11月15日
发明者元泽笃史, 塚本隆幸, 奥田裕一, 松浦达治 申请人:瑞萨电子株式会社