半导体集成电路装置的制造方法
【技术领域】
[0001]本申请涉及半导体集成电路装置(或者半导体装置)的器件(Device)构造以及半导体集成电路装置(或者半导体装置)的制造方法，能够应用于集成了例如互补型MISFET(Metal Insulator Semiconductor Field Effect Transistor:金属绝缘体半导体场效应晶体管)的器件等。
【背景技术】
[0002]日本特开2010-62182号公报(专利文献I)或者与其对应的美国专利第8067807号公报(专利文献2)涉及LCD (Liquid Crystal Display:液晶显示器)驱动器(Driver) IC(Integrated Circuit Device:集成电路器件)。在其中公开了如下的LCD驱动器芯片:具有具有P型和N型的各种深度的阱区域的杂质掺杂区域构造，并且，混载有低耐压M0S(MetalOxide Semiconductor:金属氧化物半导体)FET和高耐压MOSFET0
[0003]日本特开2005-210005号公报(专利文献3)涉及可变电容范围大的变容二极管(Varactor)。其中公开了如下技术:在N讲(Well)的表面的栅极(Gate)电极(对置的电容器电极)下设置P型反掺杂(Counter Dope)层。
[0004]日本特开2004-235577号公报(专利文献4)或者与其对应的美国专利第6999296号公报(专利文献5)涉及变容二极管(电压控制可变电容元件)。其中公开了如下的变容二极管元件:将P型半导体基板的表面的N阱和多晶硅(Polysilicon)栅极电极作为电容电极。
[0005]日本特开2004-311752号公报(专利文献6)或者与其对应的美国专利第7211875号公报(专利文献7)涉及相对于端子间电压的变化的电容变化的追随性优良的电压控制型电容元件。其中公开了如下的器件构造:在将N阱和栅极电极作为两极电极的电压控制型电容元件中，在栅极电极的两侧的N阱的表面设置P+型杂质掺杂区域，将它们连接于接地电位。
[0006]日本特开2008-283090号公报(专利文献8)涉及具有排列为阵列状的电阻元件的LCD驱动器芯片。其中公开了如下的杂质掺杂区域构造:具有P型以及N型的各种深度的阱区域。
[0007]日本特开2009-21546号公报(专利文献9)或者与其对应的美国专利公开2012-37965号公报(专利文献10)涉及具有高耐压MISFET的IXD驱动器芯片。其中公开了如下技术:作为IXD驱动器IC芯片(Chip)而混载有低耐压MOS (Metal OxideSemiconductor:金属氧化物半导体)FET以及高耐压MOSFET0
[0008]现有技术文献专利文献
专利文献1:日本特开2010-62182号公报；
专利文献2:美国专利第8067807号公报；
专利文献3:日本特开2005-210005号公报； 专利文献4:日本特开2004-235577号公报；
专利文献5:美国专利第6999296号公报；
专利文献6:日本特开2004-311752号公报；
专利文献7:美国专利第7211875号公报；
专利文献8:日本特开2008-283090号公报；
专利文献9:日本特开2009-21546号公报；
专利文献10:美国专利公开2012-37965号公报。
【发明内容】
[0009]发明要解决的课题
在IXD驱动器IC芯片等显示装置驱动用IC芯片中，在输入和输出电路中多采用运算放大器(Opamp)电路，作为其补偿用电容器(Compensat1n Capacitor)，中耐压芯片内电容器为必须的。
[0010]在产品领域中成本竞争力非常重要，因此，多采用面积效率良好的MIS电容。但是，与在VCO (Voltage-Controlled Oscillator:压控振荡器)电路等中多采用的所谓的变容二极管(Varactor )不同，谋求电容的电压依赖性尽量小的特性。
[0011]因此，追加附加的工艺来降低电容的电压依赖性，但是，存在工艺成本上升的问题。
[0012]以下对用于解决这样课题的方案等进行说明，其他课题与新的特征根据本说明书的记述以及附图而变得明显。
[0013]用于解决课题的方案
若对在本申请中公开的实施方式中的代表性的实施方式的概要简单地说明，则如下所述那样。
[0014]S卩，本申请的一个实施方式的概要如下:由第一导电型低耐压阱区域构成在半导体集成电路装置上的I/o电路等中所使用的第一导电型中耐压芯片内MIS电容的半导体基板侧电容电极。
[0015]发明效果
若对在本申请中公开的实施方式中的代表性的实施方式所得到的效果简单地说明，则如下所述那样。
[0016]S卩，根据前述本申请的一个实施方式，能够降低工艺成本。
【附图说明】
[0017]图1是用于例示作为本申请的一个实施方式的半导体集成电路装置中的芯片布局的一例的IXD驱动器芯片的布局的芯片上表面整体图。
[0018]图2是用于对图1的主要部分剖面的构造以电位关系为中心进行说明的示意性器件剖面图(低耐压MISFET和高耐压MISFET)。
[0019]图3是用于对图1的主要部分剖面的构造以电位关系为中心进行说明的示意性器件剖面图(中耐压MISFET和中耐压电容元件)。
[0020]图4是图2的N沟道型低耐压MISFET及其周边的更具体的器件剖面图。
[0021]图5是图2的P沟道型低耐压MISFET及其周边的更具体的器件剖面图。
[0022]图6是图3的N沟道型中耐压MISFET及其周边的更具体的器件剖面图。
[0023]图7是图3的P沟道型中耐压MISFET及其周边的更具体的器件剖面图。
[0024]图8是图3的N型中耐压MIS电容及其周边的更具体的器件剖面图。
[0025]图9是示出在图8的部分中形成到第一层金属布线时的构造的器件剖面图。
[0026]图10是图3的P型中耐压MIS电容及其周边的更具体的器件剖面图。
[0027]图11是示出图2和图3的高耐压MISFET和中耐压MIS电容的周边的具体构造的广区域器件剖面图。
[0028]图12是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(N型高耐压阱区域引入工序)的各主要部分器件剖面图。
[0029]图13是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(N型中耐压阱区域引入工序)的各主要部分器件剖面图。
[0030]图14是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(元件隔离区域形成工序)的各主要部分器件剖面图。
[0031]图15是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(P型中耐压阱区域引入工序)的各主要部分器件剖面图。
[0032]图16是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(P型低耐压阱区域引入工序)的各主要部分器件剖面图。
[0033]图17是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(N型低耐压阱区域引入工序)的各主要部分器件剖面图。
[0034]图18是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(栅极绝缘膜成膜工序)的各主要部分器件剖面图。
[0035]图19是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(多晶硅膜成膜工序)的各主要部分器件剖面图。
[0036]图20是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(多晶硅膜掺杂工序)的各主要部分器件剖面图。
[0037]图21是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(栅极电极加工工序)的各主要部分器件剖面图。
[0038]图22是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(低耐压源极漏极延伸区域引入工序)的各主要部分器件剖面图。
[0039]图23是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(中耐压源极漏极延伸区域引入工序)的各主要部分器件剖面图。
[0040]图24是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(侧壁隔离物绝缘膜形成工序)的各主要部分器件剖面图。
[0041]图25是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(N+型源极漏极区域等引入工序)的各主要部分器件剖面图。
[0042]图26是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(P+型源极漏极区域等引入工序)的各主要部分器件剖面图。
[0043]图27是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(硅化物膜形成工序)的各主要部分器件剖面图。
[0044]图28是用于对在同一 N型高耐压阱区域内设置有中耐压电容和中耐压MISFET的变形例进行说明的与图3对应的示意性器件剖面图(中耐压MISFET和中耐压电容元件)。
[0045]图29是用于对考虑了确保与中耐压区域的边界的耐压的变形例2进行说明的与图3 (图28)对应的示意性器件剖面图(中耐压MISFET和中耐压电容元件)。
[0046]图30是图29的P型中耐压MIS电容及其周边的更具体的器件剖面图。
[0047]图31是用于对与前述实施方式(包括变形例)相关的技术课题进行补充说明的示出前述实施方式的电容元件的具体应用电路的一例的电路图。
[0048]图32是用于对前述一个实施方式的半导体集成电路装置的布局等进行说明的示意性器件剖面图。
【具体实施方式】
[0049]实施方式的概要
首先，对在本申请中所公开的代表性的实施方式的概要进行说明。
[0050]1.一种半导体集成电路装置，包括以下:
(a)半导体基板，具有第一主面；
(b)第一N型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
(c)P沟道型低耐压MISFET，形成在所述第一N型低耐压阱区域的表面区域；
(d)第二N型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一 N型低耐压阱区域同时形成；以及
Ce) N型中耐压MIS电容，设置在所述第二 N型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二 N型低耐压阱区域作为一个电容电极。
[0051]2.在方案I所述的半导体集成电路装置中，所述N型中耐压MIS电容的另一个电容电极是N型多晶娃电极。
[0052]3.在方案I或者2所述的半导体集成电路装置中，所述半导体基板是P型硅单晶基板。
[0053]4.在方案I?3的任一项所述的半导体集成电路装置中，还包括以下:
Cf)第一 P型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
(g)N沟道型低耐压MISFET，形成在所述第一 P型低耐压阱区域的表面区域形成；
(h)第二P型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一 P型低耐压阱区域同时形成；以及
(i)P型中耐压MIS电容，设置在所述第二 P型低耐压阱区域的表面区域，耐压比所述N沟道型低耐压MISFET高，将所述第二 P型低耐压阱区域作为一个电容电极。
[0054]5.在方案I?4的任一项所述的半导体集成电路装置中，所述半导体集成电路装置是显示装置驱动用。
[0055]6.在方案I?4的任一项所述的半导体集成电路装置中，所述半导体集成电路装置是液晶显示装置驱动用。
[0056]7.在方案4?6的任一项所述的半导体集成电路装置中，还包括以下:
(j )第一 N型高耐压阱区域，以平面性地内包所述第一 P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第一 P型低耐压阱区域深；以及
(k)第二 N型高耐压阱区域，以平面性地内包所述第二 P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第二 P型低耐压阱区域深，与所述第一 N型高耐压阱区域同时形成。
[0057]8.在方案2?7的任一项所述的半导体集成电路装置中，还包括以下:
(I)阈值电压调整用N型掺杂区域，形成在所述第一 N型低耐压阱区域的沟道区域；以及
(m)电容N型掺杂区域，在所述第二N型低耐压阱区域的所述另一个电容电极所对置的表面附近区域与所述阈值电压调整用N型掺杂区域同时形成。
[0058]9.在方案I?8的任一项所述的半导体集成电路装置中，还包括以下:
(η)第三N型高耐压阱区域，在所述半导体基板的所述第一主面内比所述第二 P型低耐压阱区域深且与所述第一 N型高耐压阱区域同时形成；
(ο)第一 N型中耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；
(P) P沟道型中耐压MISFET，形成在所述第一 N型中耐压阱区域的表面区域；
(q)所述第二 P型低耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；以及
Cr) P型中耐压MIS电容，设置在所述第二 P型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二 P型低耐压阱区域作为一个电容电极。
[0059]10.在方案9所述的半导体集成电路装置中，还包括以下:
(s)第一 P型中耐压阱区域，在所述半导体基板的所述第一主面内以与所述第一 N型中耐压阱区域和所述第二 P型低耐压阱区域接壤的方式设置在它们之间。
[0060]11.一种半导体集成电路装置，包括以下: (a)半导体基板，具有第一主面；
(b)第一P型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
(c)N沟道型低耐压MISFET，形成在所述第一 P型低耐压阱区域的表面区域；
(d)第二P型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一 P型低耐压阱区域同时形成；以及
Ce) P型中耐压MIS电容，设置在所述第二 P型低耐压阱区域的表面区域，耐压比所述N沟道型低耐压MISFET高，将所述第二 P型低耐压阱区域作为一个电容电极。
[0061]12.在方案11所述的半导体集成电路装置中，所述P型中耐压MIS电容的另一个电容电极是P型多晶硅电极。
[0062]13.在方案11或12所述的半导体集成电路装置中，所述半导体基板是P型硅单晶基板。
[0063]14.在方案11?13的任一项所述的半导体集成电路装置中，还包括以下:
Cf)第一 N型低耐压阱区域，形成在所述半导体基板的所述第一主面内；
(g)P沟道型低耐压MISFET，形成在所述第一 N型低耐压阱区域的表面区域；
(h)第二N型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一 N型低耐压阱区域同时形成；以及
(i ) N型中耐压MIS电容，设置在所述第二 N型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二 N型低耐压阱区域作为一个电容电极。
[0064]15.在方案11?14的任一项所述的半导体集成电路装置中，所述半导体集成电路装置是显示装置驱动用。
[0065]16.在方案11?14的任一项所述的半导体集成电路装置中，所述半导体集成电路装置是液晶显示装置驱动用。
[0066]17.在方案14?16的任一项所述的半导体集成电路装置中，还包括以下:
(j )第一 N型高耐压阱区域，以平面性地内包所述第一 P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第一 P型低耐压阱区域深；以及
(k)第二 N型高耐压阱区域，以平面性地内包所述第二 P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第二 P型低耐压阱区域深，与所述第一 N型高耐压阱区域同时形成。
[0067]18.在方案12?17的任一项所述的半导体集成电路装置中，还包括以下:
(I)阈值电压调整用P型掺杂区域，形成在所述第一 P型低耐压阱区域的沟道区域；以及
(m)电容P型掺杂区域，在所述第二P型低耐压阱区域的所述另一个电容电极所对置的表面附近区域与所述阈值电压调整用P型掺杂区域同时形成。
[0068]19.在方案11?18的任一项所述的半导体集成电路装置中，还包括以下:
(η)第三N型高耐压阱区域，在所述半导体基板的所述第一主面内比所述第二 P型低耐压阱区域深且与所述第一 N型高耐压阱区域同时形成；
(ο)第一 N型中耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；
(P) P沟道型中耐压MISFET，形成在所述第一 N型中耐压阱区域的表面区域； (q)所述第二 P型低耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；以及
Cr) P型中耐压MIS电容，设置在所述第二 P型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二 P型低耐压阱区域作为一个电容电极。
[0069