，在图2中示出了例如与栅极驱动器电路GD等对应的高电压电路区域以及例如与逻辑电路LC等对应的低电压电路区域，在图3中示出了例如与源极驱动器电路SD、输入电路IC等对应的中电压电路区域。
[0107]如图2所示，在P沟道型高耐压MISFET形成区域Rph中，在P型硅单晶基板Is(半导体基板部)的表面Ia内(背面Ib的相反侧的半导体表面内)，设置有用于形成P沟道型高耐压MISFET (Qph)的N型高耐压阱区域Wnh。该N型高耐压阱区域Wnh是N型，因此，具有与P型基板电隔离的效果。在该N型高耐压阱区域Wnh的表面区域设置有P沟道型高耐压MISFET (Qph)的P型高耐压源极漏极区域5ph。此外，在N型高耐压阱区域Wnh的表面区域设置有用于取得其与高耐压电源Vddh (例如，15伏左右)的接触的N+型接触区域6n。进而，在P型高耐压源极漏极区域5ph之间的半导体基板2的表面Ia上，例如经由高耐压栅极绝缘膜3h等设置有例如P型多晶Si栅极电极4p等的栅极电极膜。
[0108]同样地如图2所示，在N沟道型高耐压MISFET形成区域Rnh中，在P型硅单晶基板Is (半导体基板部)的表面Ia内(背面Ib的相反侧的半导体表面内)设置有用于形成N沟道型高耐压MISFET (Qnh)的P型高耐压阱区域Wph。该P型高耐压阱区域Wph与基板是相同导电类型，因此，在其他特性允许时能够省略。但是，在存在P型高耐压阱区域Wph的情况下，N沟道型高耐压MISFET的特性控制、工艺选择的自由度等增加。在该P型高耐压阱区域Wph的表面区域设置有N沟道型高耐压MISFET (Qnh)的N型高耐压源极漏极区域5nho此外，在P型高耐压阱区域Wph的表面区域设置有用于取得其与高耐压电源Vssh(例如，-15伏左右)的接触的P+型接触区域6p。进而，在N型高耐压源极漏极区域5nh之间的半导体基板2的表面Ia上例如经由高耐压栅极绝缘膜3h等设置有例如N型多晶Si栅极电极4n等的栅极电极膜。此处，P型高耐压阱区域Wph的杂质浓度比半导体基板部Is的杂质浓度高。
[0109]此外，如图2所示，在P沟道型低耐压MISFET形成区域Rpl以及N沟道型低耐压MISFET形成区域Rnl中，在该例中，在半导体基板2的表面Ia内，遍及两个区域设置有N型高耐压阱区域fch。此外，在N型高耐压阱区域Wnh的表面区域设置有用于取得其与低耐压电源Vddl (例如，I伏左右)的接触的N+型接触区域6n。
[0110]进而，如图2所示，在P沟道型低耐压MISFET形成区域Rpl中，在半导体基板2的表面Ia内设置有用于形成P沟道型低耐压MISFET (Qpl)且杂质浓度比N型高耐压阱区域Wnh高的N型低耐压阱区域Wnl。在该例中，N型低耐压阱区域Wnl的深度比N型高耐压阱区域Wnh的深度浅。在该N型低耐压阱区域Wnl的表面区域设置有P沟道型低耐压MISFET(Qpl)的P型低耐压源极漏极区域5pl。此外，在N型低耐压阱区域Wnl的表面区域设置有用于取得其与低耐压电源Vddl (例如，I伏左右)的接触的N+型接触区域6n。进而，在P型低耐压源极漏极区域5pl之间的半导体基板2的表面Ia上，例如经由低耐压栅极绝缘膜31等设置有例如P型多晶Si栅极电极4p等的栅极电极膜。
[0111]同样地如图2所示，在N沟道型低耐压MISFET形成区域Rnl中，在半导体基板2的表面Ia内设置有用于形成N沟道型低耐压MISFET (Qnl)且杂质浓度比P型高耐压阱区域Wph高的P型低耐压阱区域Wpl。在该例中，P型低耐压阱区域Wpl的深度比P型高耐压阱区域Wph和N型高耐压阱区域Wnh的深度浅。在该P型低耐压阱区域Wpl的表面区域设置有N沟道型低耐压MISFET (Qnl)的N型低耐压源极漏极区域5nl。此外，在P型低耐压阱区域Wpl的表面区域设置有用于取得其与中耐压基准电压Vssm(g卩，低耐压基准电压，例如，O伏左右)的接触的P+型接触区域6p。即，在该例中，低耐压电路的基准电压与中耐压电路的基准电压为同一电位。进而，在N型低耐压源极漏极区域5nl之间的半导体基板2的表面Ia上，例如经由低耐压栅极绝缘膜31等设置有例如N型多晶Si栅极电极4n等的栅极电极膜。
[0112]接着，如图3所示，在P沟道型中耐压MISFET形成区域Rpm以及N沟道型中耐压MISFET形成区域Rnm中，在该例子中，在半导体基板2的表面Ia内，遍及两个区域设置有N型高耐压阱区域fch。此外，在N型高耐压阱区域Wnh的表面区域设置有用于取得其与中耐压电源Vddm (例如，5伏左右)的接触的N+型接触区域6n。
[0113]此外，如图3所示，在P沟道型中耐压MISFET形成区域Rpm中，在半导体基板2的表面Ia内设置有用于形成P沟道型中耐压MISFET (Qpm)且杂质浓度比N型高耐压阱区域Wnh高的N型中耐压阱区域Wnm。在该例子中，N型中耐压阱区域Wnm的深度比N型高耐压阱区域fch的深度浅。在该N型中耐压阱区域Wnm的表面区域设置有P沟道型中耐压MISFET (Qpm)的P型中耐压源极漏极区域5pm。此外，在N型中耐压阱区域Wnm的表面区域设置有用于取得其与中耐压电源Vddm (例如，5伏左右)的接触的N+型接触区域6n。进而，在P型中耐压源极漏极区域5pm之间的半导体基板2的表面Ia上，例如经由中耐压栅极绝缘膜3m等设置有例如P型多晶Si栅极电极4p等的栅极电极膜。
[0114]同样地，如图3所示那样，在N沟道型中耐压MISFET形成区域Rpm中，在半导体基板2的表面Ia内设置有用于形成N沟道型中耐压MISFET (Qnm)且杂质浓度比P型高耐压阱区域Wph高的P型中耐压阱区域Wpm。在该例子中，P型中耐压阱区域Wpm的深度比P型高耐压阱区域Wph的深度浅。在该P型中耐压阱区域Wpm的表面区域设置有N沟道型中耐压MISFET (Qnm)的N型中耐压源极漏极区域5nm。此外，在P型中耐压阱区域Wpm的表面区域设置有用于取得其与中耐压基准电压Vssm (例如，O伏左右)的接触的P+型接触区域6Po进而，在N型中耐压源极漏极区域5nm之间的半导体基板2的表面Ia上，例如经由中耐压栅极绝缘膜3m等设置有例如N型多晶Si栅极电极4n等的栅极电极膜。
[0115]进而，如图3所示那样，在N型中耐压MIS电容形成区域Rcn中，在半导体基板2的表面Ia内设置有用于形成N型中耐压MIS电容Cn的N型高耐压阱区域Wnh。在该N型高耐压阱区域fch的表面区域进一步设置有用于形成N型中耐压MIS电容Cn的N型低耐压阱区域Wnl。在该N型低耐压阱区域Wnl的表面区域设置有N型中耐压MIS电容Cn的N型电容电极取出区域15nm等。此外，在N型电容电极取出区域15nm之间的半导体基板2的表面Ia上，例如经由中耐压电容绝缘膜1m (使用了中耐压栅极绝缘膜的电容绝缘膜)设置有例如N型多晶Si电容电极14η等基板外电容电极。这样，阱区域不是由N型中耐压阱区域Wnm而是由杂质浓度高的N型低耐压阱区域Wnl构成，因此，能够在广范围中确保由良好的累加模式(Accumulat1n Mode)带来的电压依赖性小的特性。此外，多晶Si电容电极由N型多晶Si电容电极14η构成，因此，能够得到同样的效果。进而，电容元件的两端子被固定为电源电位或接地电位，因此，不仅作为旁路电容，也能够应用于其他的用途(例如，非反馈电路的补偿电容、多级放大电路等的耦合电容等)。这是因为，N型中耐压MIS电容形成区域Rcn的N型高耐压阱区域Wnh (N型低耐压阱区域Wnl)与其他的N型高耐压阱区域Wnh (例如，P型中耐压MIS电容形成区域Rcp的N型高耐压阱区域Wnh)几何学地(电气地、电位地)隔离。此外，在没有这样的需要的情况下，也可以形成为共同的N型高耐压阱区域 Wnh ο
[0116]同样地，如图3所示那样，在P型中耐压MIS电容形成区域Rcp中，在半导体基板2的表面Ia内设置有用于形成P型中耐压MIS电容Cp的N型高耐压阱区域Wnh。在该N型高耐压阱区域fch的表面区域进一步设置有用于形成P型中耐压MIS电容Cp的P型低耐压阱区域Wpl。此处，N型高耐压阱区域Wnh还担负将P型低耐压阱区域Wpl从半导体基板部Is电隔离的作用，在N型高耐压阱区域Wnh的表面区域设置有用于取得与中耐压电源Vddm的接触的N+型接触区域6n。在该P型低耐压阱区域Wpl的表面区域设置有P型中耐压MIS电容Cp的P型电容电极取出区域15pm等。此外，在P型电容电极取出区域15pm之间的半导体基板2的表面Ia上例如经由中耐压电容绝缘膜1m (使用了中耐压栅极绝缘膜的电容绝缘膜)设置有例如P型多晶Si电容电极14p等基板外电容电极。这样，阱区域不是由P型中耐压阱区域Wpm而是由杂质浓度高的P型低耐压阱区域Wpl构成，因此，能够在广范围中确保由良好的累加模式(Accumulat1n Mode)带来的电压依赖性小的特性。此夕卜，多晶Si电容电极由P型多晶Si电容电极14p构成，因此，能够得到同样的效果。进而，与上同样地，电容元件的两端子被固定为电源电位或接地电位，因此，不仅作为旁路电容，也能够应用于其他的用途(例如，非反馈电路的补偿电容、多级放大电路等的耦合电容等)。
[0117]接着，在图4中例示并说明了图2的N沟道型低耐压MISFET (Qnl)的周边剖面(N沟道型低耐压MISFET形成区域Rnl)的细节。以下，在图2中说明过的地方作为原则不进行重复(以下同样)。如图4所示那样，半导体基板2的表面Ia的P型低耐压阱区域Wpl的表面区域被STI区域11 (元件隔离绝缘膜)划分为多个区域。在其中存在用于取得P型低耐压阱区域Wpl的接触的P+型接触区域6p，在其他的区域设置有N沟道型低耐压MISFET(Qnl)的N型低耐压源极漏极延伸区域8nl。在N型低耐压源极漏极延伸区域8nl的表面区域设置有N+型源极漏极区域7n。在该例子中，由这些N型低耐压源极漏极延伸区域8nl、N+型源极漏极区域7n等构成例如图2的N型低耐压源极漏极区域5nl。
[0118]在N型低耐压源极漏极延伸区域8nl之间的半导体基板2的表面Ia上经由例如低耐压栅极绝缘膜31设置有N型多晶Si栅极电极4n。在N型多晶Si栅极电极4n的周边的半导体基板2的表面Ia上设置有例如侧壁隔离物绝缘膜12。在低耐压栅极绝缘膜31的下方的沟道区域(低耐压栅极绝缘膜31的下方附近的P型半导体区域)根据需要设置有阈值电压调整用P型掺杂区域Dpq，其杂质浓度比其周边的P型半导体区域(P型低耐压阱区域Wpl)高。进而，在N型多晶Si栅极电极4n的上表面根据需要设置有栅极上硅化物膜9g (例如，钴硅化物膜)，在N+型源极漏极区域7n、P+型接触区域6p等的上表面设置有基板上硅化物膜9s。
[0119]接着，在图5中例示并说明了图2的P沟道型低耐压MISFET (Qpl)的周边剖面(P沟道型低耐压MISFET形成区域Rpl)的细节。如图5所示那样，半导体基板2的表面Ia的N型低耐压阱区域Wnl的表面区域被STI区域11 (元件隔离绝缘膜)划分为多个区域。在其中存在用于取得N型低耐压阱区域Wnl的接触的N+型接触区域6η，在其他的区域设置有P沟道型低耐压MISFET (Qpl)的P型低耐压源极漏极延伸区域8pl。在P型低耐压源极漏极延伸区域8pl的表面区域设置有P+型源极漏极区域7p。在该例子中，由这些P型低耐压源极漏极延伸区域8pl、P+型源极漏极区域7p等构成例如图2的P型低耐压源极漏极区域5ρ1 ο
[0120]在P型低耐压源极漏极延伸区域8pl之间的半导体基板2的表面Ia上经由例如低耐压栅极绝缘膜31设置有P型多晶Si栅极电极4p。在P型多晶Si栅极电极4p的周边的半导体基板2的表面Ia上设置有例如侧壁隔离物绝缘膜12。在低耐压栅极绝缘膜31的下方的沟道区域(低耐压栅极绝缘膜31的下方附近的N型半导体区域)根据需要设置有阈值电压调整用N型掺杂区域Dnq，其杂质浓度比其周边的N型半导体区域(N型低耐压阱区域Wnl)高。进而，在P型多晶Si栅极电极4p的上表面根据需要设置有栅极上硅化物膜9g (例如，钴硅化物膜)，在P+型源极漏极区域7p、N+型接触区域6n等的上表面设置有基板上硅化物膜9s。
[0121]接着，在图6中例示并说明了图3的N沟道型中耐压MISFET (Qnm)的周边剖面(N沟道型中耐压MISFET形成区域Rnm)的细节。如图6所示那样，半导体基板2的表面Ia的P型中耐压阱区域Wpm的表面区域被STI区域11 (元件隔离绝缘膜)划分为多个区域。在其中存在用于取得P型中耐压阱区域Wpm的接触的P+型接触区域6p，在其他的区域设置有N沟道型中耐压MISFET (Qnm)的N型中耐压源极漏极延伸区域8nm。在N型中耐压源极漏极延伸区域8nm的表面区域设置有N+型源极漏极区域7n。在该例子中，由这些N型中耐压源极漏极延伸区域8nm、N+型源极漏极区域7n等构成例如图3的N型中耐压源极漏极区域5nm0
[0122]在N型中耐压源极漏极延伸区域8nm之间的半导体基板2的表面Ia上经由例如中耐压栅极绝缘膜3m设置有N型多晶Si栅极电极4n。在N型多晶Si栅极电极4n的周边的半导体基板2的表面Ia上设置有例如侧壁隔离物绝缘膜12。进而，在N型多晶Si栅极电极4n的上表面根据需要设置有栅极上硅化物膜9g (例如，钴硅化物膜)，在N+型源极漏极区域7n、P+型接触区域6p等的上表面设置有基板上硅化物膜9s。
[0123]接着，在图7中例示并说明了图3的P沟道型中耐压MISFET (Qpm)的周边剖面(P沟道型中耐压MISFET形成区域Rpm)的细节。如图7所示那样，半导体基板2的表面Ia的N型中耐压阱区域Wnm的表面区域被STI区域11 (元件隔离绝缘膜)划分为多个区域。在其中存在用于取得N型中耐压阱区域Wnm的接触的N+型接触区域6n，在其他的区域设置有P沟道型中耐压MISFET (Qpm)的P型中耐压源极漏极延伸区域8pm。在P型中耐压源极漏极延伸区域8pm的表面区域设置有P+型源极漏极区域7p。在该例子中，由这些P型中耐压源极漏极延伸区域8pm、P+型源极漏极区域7p等构成例如图3的P型中耐压源极漏极区域5pm0
[0124]在P型中耐压源极漏极延伸区域8pm之间的半导体基板2的表面Ia上经由例如中耐压栅极绝缘膜3m设置有P型多晶Si栅极电极4p。在P型多晶Si栅极电极4p的周边的半导体基板2的表面Ia上设置有例如侧壁隔离物绝缘膜12。进而，在P型多晶Si栅极电极4p的上表面根据需要设置有栅极上硅化物膜9g (例如，钴硅化物膜)，在P+型源极漏极区域7p、N+型接触区域6n等的上表面设置有基板上硅化物膜9s。
[0125]接着，在图8中例示并说明了图3的N型中耐压MIS电容Cn的周边剖面(N型中耐压MIS电容形成区域Rcn)的细节。如图8所示那样，半导体基板2的表面Ia的N型低耐压阱区域Wnl的表面区域被STI区域11 (元件隔离绝缘膜)划分为多个区域。在其中存在用于取得N型低耐压阱区域Wnl的接触的N+型接触区域6n (也成为电容的取出区域)，在其他的区域设置有N型中耐压MIS电容Cn的电容电极取出部周边N型掺杂区域18nm。在电容电极取出部周边N型掺杂区域18nm的表面区域设置有N+型接触区域6n (也成为电容的取出区域)。在该例子中，由这些电容电极取出部周边N型掺杂区域18nm、N+型接触区域6n等构成例如图3的N型电容电极取出区域15nm。
[0126]在电容电极取出部周边N型掺杂区域18nm之间的半导体基板2的表面Ia上经由例如中耐压电容绝缘膜1m (使用了中耐压栅极绝缘膜的电容绝缘膜)设置有N型多晶Si电容电极14η(基板外电容电极)。在N型多晶Si电容电极14η的周边的半导体基板2的表面Ia上设置有例如侧壁隔离物绝缘膜12。进而，在N型多晶Si电容电极14η的上表面根据需要设置有栅极上硅化物膜9g (例如，钴硅化物膜)，在N+型接触区域6n等的上表面设置有基板上硅化物膜9s。进而，在中耐压电容绝缘膜1m的下方的沟道区域(中耐压电容绝缘膜1m的下方附近的N型半导体区域、电容的一个电极)根据需要设置有电容N型掺杂区域Dnc，其杂质浓度比其周边的N型半导体区域(N型低耐压阱区域Wnl)高。此外，在该例子中，电容N型掺杂区域Dnc与阈值电压调整用N型掺杂区域Dnq同时形成。这样，由于设置有电容N型掺杂区域Dnc，所以，能够在广范围中确保由良好的累加模式(Accumulat1nMode)带来的电压依赖性小的特性。
[0127]接着，为了例不从图4到图8以及图10等(关于图30也相同)的半导体基板上方的构造的概要，作为代表，在图9中示出了包括到图8的半导体基板上方的剖面构造的概要。如图9所示，在半导体基板2的表面Ia上，以覆盖栅极构造的方式形成有例如氮化硅类蚀刻停止绝缘膜21 (金属前绝缘膜的一部分)。在该氮化娃类蚀刻停止绝缘膜21上形成有比其厚的氧化硅类金属前绝缘膜22。在这些金属前绝缘膜中埋入有许多钨插塞23。在金属前绝缘膜上形成有例如铝类金属第一层布线25 (非埋入布线)等金属第一层布线。在金属前绝缘膜上进一步以覆盖铝类金属第一层布线25的方式形成有第一层布线层间绝缘膜24。进而，在它们的上层根据需要在多层布线(例如，包括铝类焊盘层布线等)、铝类焊盘上形成有经由UBM (Under Bump Metal:凸点下金属)而形成的金凸点电极等。
[0128]接着，在图10中例示并说明了图3的P型中耐压MIS电容Cp的周边剖面(P型中耐压MIS电容形成区域Rcp)的细节。如图10所示那样，半导体基板2的表面Ia的P型低耐压阱区域Wpl的表面区域被STI区域11 (元件隔离绝缘膜)划分为多个区域。在其中存在用于取得P型低耐压阱区域Wpl的接触的P+型接触区域6p (也成为电容取出区域)，在其他的区域设置有P型中耐压MIS电容Cp的电容电极取出部周边P型掺杂区域18pm。在电容电极取出部周边P型掺杂区域18pm的表面区域设置有P+型接触区域6p (也成为电容的取出区域)。在该例子中，由这些电容电极取出部周边P型掺杂区域18pm、P+型接触区域6p等构成例如图3的P型电容电极取出区域15pm。
[0129]在电容电极取出部周边P型掺杂区域18pm之间的半导体基板2的表面Ia上经由例如中耐压电容绝缘膜1m (使用了中耐压栅极绝缘膜的电容绝缘膜)设置有P型多晶Si电容电极14p(基板外电容电极)。在P型多晶Si电容电极14p的周边的半导体基板2的表面Ia上设置有例如侧壁隔离物绝缘膜12。进而，在P型多晶Si电容电极14p的上表面根据需要设置有栅极上硅化物膜9g (例如，钴硅化物膜)，在P+型接触区域6p等的上表面设置有基板上硅化物膜9s。进而，在中耐压电容绝缘膜1m的下方的沟道区域(中耐压电容绝缘膜1m的下方附近的P型半导体区域、电容的一个电极)根据需要设置有电容P型掺杂区域Dpc