静电保护电路以及半导体集成电路装置的制造方法
【技术领域】
[0001]本发明涉及一种静电保护电路，其从ESD (Electro-static Discharge:静电的放电)中保护半导体集成电路装置。另外，本发明还涉及内置有这种静电保护电路的半导体集成电路装置。
【背景技术】
[0002]在半导体集成电路装置中，为了防止静电对内部电路的破坏而设置静电保护电路。一般情况下，静电保护电路被连接于被供给有高电位侧电位的第一端子与被供给有低电位侧电位的第二端子之间。例如，当通过静电的放电而使第一端子上施加有正电荷时，正电荷将经由静电保护电路而被放电至第二端子，因此，不会在内部电路上施加过大的电压，从而能够防止对内部电路的破坏。
[0003]作为相关的技术，对比文件I中公开了一种静电放电保护电路，其目的在于，在使静电放电的电荷充分放电的同时，在通常工作时除去噪声。这种静电放电保护电路具备:第一电源线以及第二电源线，所述第一电源线通过与直流电源相连接从而成为第一电位，所述第二电源线成为与第一电位相比而较低的第二电位；时间常数电路，其由串联连接在第一电源线与第二电源线之间的电容器以及具有负的阈值电压的第一 N沟道晶体管构成；逆变器，其输入侧被连接于电容器与第一 N沟道晶体管之间的连接节点上，且输出侧被连接于第一 N沟道晶体管的栅极上；第二 N沟道晶体管，其被连接于第一电源线与第二电源线之间，其栅极间接地与电容器和第一 N沟道晶体管的连接节点相连接，并通过接受该连接节点的电位的上升所导致的栅极的电位上升而被导通。
[0004]在该静电放电保护电路中，当接收到ESD事件的产生时，电容器与第一 N沟道晶体管之间的连接节点的电位将迅速上升，从而从逆变器输出低电平的信号。该低电平的信号被输入至第一N沟道晶体管的栅极中。因此，第一N沟道晶体管的导通电阻的值较大，因此，第一 N沟道晶体管与电容器一起承担构成CR时间常数电路的高电阻的任务。此外，该低电平信号被间接地输入至第二 N沟道晶体管的栅极中，第二 N沟道晶体管成为导通状态，从而能够释放因ESD事件所产生的波动电流。
[0005]如此，在专利文献I的发明中，第二 N沟道晶体管以如下时间而成为导通状态，即，由电容器所具有的电容值与第一N沟道晶体管所具有的导通电阻的值(根据低电平的信号的输入，例如为几ΜΩ等级的值)的乘积所决定的时间常数CR的值所对应的时间，在此期间，使ESD事件所弓I起的波动电流放电。
[0006]然而，在专利文献I的图1中所示的静电放电保护电路中，保护工作是否开始并非由施加在时间常数电路11中的电压的大小决定，而仅由施加在时间常数电路11中的电压的上升沿的陡度来决定。因此，当以相对于静电的放电而能够获得充分的保护特性的方式设定时间常数时，即使在通常工作时刻，也有可能在电压陡度上升时开始进行保护工作。
[0007]此外，连接于电源线之间的N沟道晶体管14的导通时间由时间常数电路11的时间常数来决定。因此，例如，当短时间内连续产生了多个ESD事件时，由于将在时间常数电路11的电容器Ila被充电了的状态下通过再次的静电的放电而使半导体集成电路装置中进一步蓄积电荷，因此，会在蓄积了电荷的未充分放电的时间点处使N沟道晶体管14成为断开状态，从而可能导致内部电路被破坏。
[0008]另外，在时间常数电路11中使用了具有负的阈值电压的N沟道晶体管11b，为了形成这种特殊的晶体管，半导体集成电路装置的制造工序将变得复杂，从而无法避免成本上升。
[0009]专利文献1:日本特开2009-182119号公报(第0014-0016段以及图1)
【发明内容】
[0010]因此，鉴于以上问题点，本发明的目的之一在于，提供一种静电保护电路，其通过简单的电路结构而能够在通常工作时不会进行误工作，从而获得相对于静电的放电的充分的保护特性。
[0011]为了解决上述课题，本发明的第一观点所涉及的静电保护电路为，经由第一节点而连接于被供给有高电位侧的电位的第一端子，并经由第二节点而连接于被供给有低电位侧的电位的第二电位的第二端子，其中，所述静电保护电路包括在第三节点处相互连接在一起的第一阻抗元件以及电容器，且具备:串联电路，其连接于第一节点与第二节点之间；第一晶体管，其被连接于第一节点及第二节点中的一个节点与第四节点之间，并随着第一阻抗元件上所产生的电压的上升而被导通；分压电路，其包括连接于第四节点与第五节点之间的包括第二阻抗元件的至少一个阻抗元件、以及连接于第五节点与第一节点及第二节点中的另一个节点之间的第三阻抗元件，并对第四节点与第一节点及第二节点中的另一个节点之间的电压进行分压；第二晶体管，其随着被分压电路分压了的电压的上升而被导通，并使流向第一阻抗元件的电流增加；检测电路，其在检测到第二晶体管为导通状态时将输出信号激活；放电电路，其在检测电路的输出信号被激活时使电流从第一节点流向第二节点。
[0012]根据本发明的第一观点，在第一晶体管及第二晶体管从断开状态转变为导通状态时，根据第一阻抗元件和电容器的时间常数以及第一节点与第二及节点之间的电压来决定转变条件。另一方面，当第一晶体管及第二晶体管一旦成为导通状态时，在第一节点与第二节点之间的电压较高的状态下，第一晶体管及第二晶体管将继续保持导通状态，而与第一阻抗元件和第二阻抗元件的时间常数无关。
[0013]因此，尽管在通常工作时因电源输入而使电源电压急剧上升的情况下，但只要第一节点与第二节点之间的电压小于预定的值，静电保护电路就不会开始保护工作。此外，通过静电的放电而使静电保护电路一旦开始工作时，只要第一节点与第二节点之间的电压在预定的值以上，静电保护电路就不会停止保护工作。如此，根据本发明的第一观点，能够通过简单的电路结构而提供在通常工作时不会进行误工作而可获得相对于静电的放电的充分的保护的静电保护电路。
[0014]在本发明的第二观点所涉及的静电保护电路中，分压电路还包括第三晶体管，所述第三晶体管与第二阻抗元件并联连接，并在检测电路的输出信号被激活时导通。根据本发明的第二观点，通过静电放电而使静电保护电路一旦开始工作时，由于分压电路中的分压比上升，因此，第一节点与第二节点之间的电压下降，相对于致使半导体装置的内部电路被破坏的电压的盈余将增加，从而静电耐受量将提高。
[0015]在本发明的第三观点所涉及的静电保护电路中，分压电路还包括多个阻抗元件和至少一个晶体管，多个所述阻抗元件被串联连接于第四节点和第五节点之间，所述至少一个晶体管与这些阻抗元件中的至少一个并联连接，并在检测电路的输出信号被激活时导通。根据本发明的第三观点，不仅能够获得本发明第二观点的效果，还能够更细致地自由地设定静电保护电路的电流-电压特性。
[0016]在以上方式中，第二阻抗元件、或多个阻抗元件中的各个阻抗元件可以包括电阻元件、二极管、栅极被连接于漏极或源极上的P沟道晶体管或N沟道晶体管中的至少一个元件。通过从这些设备中选择恰当的设备，或将多个设备组合在一起，能够提供可自由地设定静电保护电路的两端电压且不易受到处理误差的影响的静电保护电路。
[0017]此外，也可以采用如下方式，S卩，第一阻抗元件包括连接于第一节点与第三节点之间的电阻元件、和具有连接于第一节点上的源极、连接于第三节点上的漏极、以及连接于第二节点上的栅极的P沟道晶体管之中的至少一个元件，第三阻抗元件包括连接于第五节点与第二节点之间的电阻元件、和具有连接于第五节点上的漏极、连接于第二节点上的源极、以及连接于第一节点上的栅极的N沟道晶体管之中的至少一个元件。
[0018]当使用电阻元件作为第一阻抗元件或第三阻抗元件时，由于电阻元件的电阻值是固定的，因此，容易进行第一阻抗元件和电容器的时间常数的设定和第二晶体管的导通条件的设定。另一方面，当使用晶体管作为第一阻抗元件或第三阻抗元件时，由于第一节点与第二节点间的电压减少时晶体管的导通电阻将增加，因此，能够防止在保护工作的过程中第一晶体管或第二晶体管断开的情况。
[0019]此时，也可以采用如下方式，S卩，第一晶体管包括具有连接于第一节点上的源极、连接于第四节点上的漏极、以及连接于第三节点上的栅极的P沟道晶体管，通过随着第一节点与第三节点之间的电压的上升而使P沟道晶体管导通，从而在分压电路上施加电压。由此，当在第一节点与第二及节点之间施加急剧的正电压，从而第一几点与第三节点之间的电压达到P沟道晶体管的阈值电压以上时，P沟道晶体管将导通，第一节点与第二节点之间的电压被施加在分压电路上。
[0020]此外，也可以采用如下方式，S卩，第二晶体管包括具有连接于第三节点上的漏极、连接于第二节点上的源极、以及连接于第五节点上的栅极的N沟道晶体管，通过随着第五节点与第二节点之间的电压的上升而使N沟道晶体管导通，从而使检测电路的输出信号被激活。由此，当被分压电路分压了的电压达到N沟道晶体管的阈值电压以上时，N沟道晶体管将导通，从而检测电路的输出信号被激活，因此，静电保护电路的保护工作开始进行。
[0021 ] 在上述方式中，也可以采用如下方式，即，检测电路包括逆变器，所述逆变器具有被供给有第三节点的电位的输入端子，所述检测电路在第一阻抗元件上所产生的电压相对于所述第一节点与所述第二节点之间的电压的比例增大到大于预定比例时，将输出信号激活。通过在检测电路中使用逆变器，从而能够以简单的电路结构对第三节点的电位是高电平还是低电平进行检测。
[0022]此外，也可以采用如下方式，S卩，放电电路包括N沟道晶体管和NPN晶体管之中的至少一个，其中，所述N沟道晶体管具有连接于第一节点上的漏极、连接于第二节点上的源极、以及被供给有检测电路的输出信号的栅极，所述NPN晶体管具有连接于第一节点上的集电极、连接于第二节点上的发射极、以及被供给有检测电路的输出信号的基极。N沟道晶体管或NPN晶体管能够不经由晶片而形成在P型半导体基板上，从而特性优异。
[0023]另外，本发明的一个观点所涉及的半导体集成电路装置具备本发明的任意一个观点所涉及的静电保护电路。由此，在各种半导体集成电路装置中，能够防止静电的放电导致的内部电路的破坏。
【附图说明】
[0024]图1为示出了内置有静电保护电路的半导体集成电路装置的结构例的电路图。
[0025]图2为示出了内置有静电保护电路的半导体集成电路装置的结构例的电路图。
[0026]图3为示出了本发明的第一实施方式所涉及的静电保护电路的结构例的电路图。
[0027]图4为示出应用了图3中所示的静电保护电路时的1-V特性的图。
[0028]图5为示出应用了现有静电保护电路时的1-V特性的图
[0029]图6为示出了本发明的第二实施方式所涉及的静电保护电路的结构例的电路图。
[0030]图7为示出应用了图6中所示的静电保护电路时的1-V特性的图。
[0031]图8为示出了本发明的第三实施方式所涉及的静电保护电路的结构例的电路图。
[0032]图9为示出了本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。
[0033]图10为示出了本发明的第五实施方式所涉及的静电保护电路的结构例的电路图。
[0034]图11为示出了本发明的第六实施方式所涉及的静电保护电路的结构例的电路图。
[0035]图12为示出了除电阻元件以外能够使用的阻抗元件的示例的图。
[0036]图13为除MOS晶体管以外能够使用的第三端子元件的示例的图。
【具体实施方式】
[0037]以下，参照附图对本发明的实施方式进行详细说明。另外，对相同的结构要素标注相同的参考编号，并省略重复的说明。
[0038]本发明的各个实施方式所涉及的静电保护电路，在半导体集成电路装置中被连接于被供给有高电位侧的电位的第一端子与被供给有低电位侧的电位的第二端子之间。在此，可以使第一端子为被供给高电位侧的电源电位的电源端子，第二端子为被供给有低电位侧的电源电位的电源端子。此外，也可以使第一端子为被供给高电位侧电源电位的电源端子，第二端子为被供给有信号电位的信号端子。或者也可以使第一端子为被供给有信号电位的信号端子，第二端子为被供给低电位侧电源电位的电源端子。
[0039]图1及图2为示出本发明的各个实施方式所涉及的内置有静电保护电路