一种高压ldmos静电保护电路结构的制作方法
【专利摘要】本发明公开了一种高压LDMOS静电保护电路结构，在两个高压LDMOS驱动管的栅极上设有触发电路，该触发电路包括：第一三极管串、第二三极管串、第一二极管、第二二极管；第一三极管串和第二三极管串均由多个三极管组成；当电路正常工作时，此触发电路为关断状态，而当有静电来临时，此触发电路处于开启状态，使得高压LDMOS的沟道导通来泄放静电电荷。此结构既可以有效地提高LDMOS的静电保护能力，解决高压LDMOS电路中静电泄放能力偏低的问题又能保证LDMOS的低导通电阻特性不受明显影响。
【专利说明】
_种局压L DMOS静电保护电路结构
技术领域
[0001]本发明属于半导体集成电路领域，具体涉及一种静电保护电路，尤其涉及一种高压LDMOS (横向扩散金属场效应管)静电保护电路结构。
【背景技术】
[0002]对高压电路的静电保护解决方案，一般有两种:一是采取自保护的方案，即被保护电路本身具有一定的静电泄放能力，不需额外的静电保护措施；另一种则是采取外接保护电路的方案，如图1所示，这要求外接的保护电路在静电来临时的开启速度快于内部被保护电路，这样才能起到保护效果。
[0003]然而，对于一些被保护高压器件来说，在静电来临时的开启电压虽然仍大于最大工作电压，但已经很接近于最大工作电压，这就导致外接保护电路的设计窗口(如图2)很小，甚至几乎没有。这就要求内部电路只能采取自保护的结构。但是通常LDMOS器件存在开启电流不均勾的问题，因此ESD(Electro-Static discharge，静电释放)能力均比较低。如何提高高压自保护LDMOS的ESD能力，一直是高压静电设计的难题。
【发明内容】
[0004]本发明要解决的技术问题是提供一种高压LDMOS静电保护电路结构，其能有效地提高LDMOS的静电保护能力，解决高压LDMOS电路中静电泄放能力偏低的问题又能保证LDMOS的低导通电阻特性不受明显影响。
[0005]为解决上述技术问题，本发明提供一种高压LDMOS静电保护电路结构，整体置于一硅衬底上方的埋层内，排列成多指状阵列结构，在两个高压LDMOS驱动管的栅极上设有触发电路，该触发电路包括:第一三极管串、第二三极管串、第一二极管、第二二极管;第一三极管串和第二三极管串均由多个三极管组成；
[0006]第一三极管串的集电极与第一高压LDMOS驱动管的漏极相连，第一三极管串的发射极与第一高压LDMOS驱动管的栅极相连;第二三极管串的集电极与第一高压LDMOS驱动管的栅极相连，第二三极管串的发射极与第二高压LDMOS驱动管的栅极相连;第一三极管串由两端引出，其中的一端由第一三极管串中的某一三极管的集电极引出，该集电极即为第一三极管串的集电极，另一端由第一三极管串中的另一三极管的发射极引出，该发射极即为第一三极管串的发射极。
[0007]第一二极管的阴极与第一高压LDMOS驱动管的栅极相连，其阳极与第一高压LDMOS驱动管的源极相连;第二二极管的阴极与第二高压LDMOS驱动管的栅极相连，其阳极与第二高压LDMOS驱动管的源极相连接地。
[0008]进一步地，所述第一三极管串由两个NPN三极管组成，两个NPN三极管的基极相连，一个NPN三极管的集电极与第一高压LDMOS驱动管的漏极相连，此NPN三极管的发射极与另一 NPN三极管的集电极相连，另一 NPN三极管的发射极与第一高压LDMOS驱动管的栅极相连。
[0009]进一步地，所述第二三极管串由两个NPN三极管组成，两个NPN三极管的基极相连，一个NPN三极管的集电极与第一高压LDMOS驱动管的栅极相连，此NPN三极管的发射极与另一 NPN三极管的集电极相连，另一 NPN三极管的发射极与第二高压LDMOS驱动管的栅极相连。
[0010]进一步地，所述触发电路还包括第一电阻，所述第一电阻连接于第二高压LDMOS驱动管的栅极和源极之间。
[0011]进一步地，第一高压LDMOS驱动管和第二高压LDMOS驱动管的栅极还与内部电路信号输出端相连。
[0012]进一步地，所述第一三极管串和第二三极管串的反向击穿电压高于LDMOS的漏端正常工作电压，同时低于LDMOS的寄生三极管触发电压;所述第一二极管和第二二极管的反向击穿电压均高于第一高压LDMOS驱动管和第二高压LDMOS驱动管的栅极的工作电压，同时低于栅极氧化层击穿电压。
[0013]进一步地，所述第一电阻的阻值在千欧姆到兆欧姆量级，用于限流辅助提高栅极电压。
[0014]进一步地，所述静电保护电路结构整体置于一硅衬底上方的埋层内，高压LDMOS驱动管排列成多指状阵列结构。
[0015]和现有技术相比，本发明具有以下有益效果:本发明是一种新型高压LDMOS自触发静电泄放电路结构，通过在高压LDMOS的Gate(栅极)端增加触发电路，当电路正常工作时，此触发电路为关断状态，而当有静电来临时，此触发电路处于开启状态，使得高压LDMOS的沟道导通来泄放静电电荷。此结构既可以有效地提高LDMOS的静电保护能力，解决高压LDMOS电路中静电泄放能力偏低的问题又能保证LDMOS的低导通电阻特性不受明显影响。此结构可运用于BCD工艺电源管理类产品，以及需要较大开关电流的应用上。
【附图说明】
[0016]图1是现有外接保护电路结构示意图；
[0017]图2是外接保护电路的设计窗口示意图；
[0018]图3是现有高压LDMOS电路结构示意图；
[0019]图4是本发明高压LDMOS静电保护电路结构示意图；
[0020]图5为不同栅压下的高压LDMOS的漏端电流曲线图。
【具体实施方式】
[0021]下面结合附图和实施例对本发明作进一步详细的说明。
[0022]图3为现有高压LDMOS电路结构示意图，图4为本发明高压LDMOS静电保护电路结构示意图。本发明高压LDMOS静电保护电路结构(如图4所示)，对比现有高压LDMOS静电保护电路结构(如图3所示)，在高压LDMOS驱动管的栅极上增加有触发电路，此触发电路由第一三极管串，第二三极管串，第一二极管，第二二极管，第一电阻等组成。第一三极管串由两个NPN三极管组成，两个NPN三极管的基极相连，一个NPN三极管的集电极与第一高压LDMOS驱动管的漏极相连，此NPN三极管的发射极与另一 NPN三极管的集电极相连，另一 NPN三极管的发射极与第一高压LDMOS驱动管的栅极相连。第二三极管串由两个NPN三极管组成，两个NPN三极管的基极相连，一个NPN三极管的集电极与第一高压LDMOS驱动管的栅极相连，此NPN三极管的发射极与另一 NPN三极管的集电极相连，另一 NPN三极管的发射极与第二高压LDMOS驱动管的栅极相连。第一二极管的阴极与第一高压LDMOS驱动管的栅极相连，其阳极与第一高压LDMOS驱动管的源极相连;第二二极管的阴极与第二高压LDMOS驱动管的栅极相连，其阳极与第二高压LDMOS驱动管的源极相连接地。第一电阻连接于第二高压LDMOS驱动管的栅极和源极之间。第一高压LDMOS驱动管和第二高压LDMOS驱动管的栅极还与内部电路信号输出端相连。本发明高压LDMOS静电保护电路结构整体置于一硅衬底上方的埋层内，高压LDMOS驱动管排列呈多指状阵列结构，在经受静电打击时，由于高压LDMOS驱动管的栅极处于不定态，此时LDMOS的沟道可能处于截止状态，只能靠寄生三极管进行触发来泄放电流，而由于高压LDMOS驱动管的多指状结构触发可能不均匀，易导致在较低静电等级下即失效。
[0023]通过本发明结构的改进，在两个高压LDMOS驱动管的栅极上均增加触发电路:设计的第一三极管串结构和第二三极管串结构，其反向击穿电压高于LDMOS的漏端正常工作电压，但同时低于N型LDMOS的寄生NPN三极管触发电压;设计的第一二极管和第二二极管的反向击穿电压均高于第一高压LDMOS驱动管和第二高压LDMOS驱动管的栅极的工作电压，同时低于栅极氧化层击穿电压;设计的第一电阻阻值在千欧姆到兆欧姆量级，主要起限流辅助提高栅极电压的作用。
[0024]当有正电荷的静电从高压电源端进入时，由于第一三极管串和第二三极管串组合电路的击穿电压之和低于两级LDMOS的寄生三极管触发电压，第一三极管串和第二三极管串会发生击穿，导致两极LDMOS的栅极电位均会被抬高，此时的LDMOS处于沟道开启状态，静电可以通过LDMOS的沟道导通来泄放电流，此时泄放电流能力远高于栅压低时沟道截止时的能力，如图5所示。图5为不同栅压下N型LDMOS沟道导通时漏端电流。
[0025]而当此电路处于正常工作状态时，由于第一三极管串的击穿电压高于漏端正常工作电压，因此栅极的电位不会被第一三极管串抬高；由于第一二极管的反向击穿电压高于栅极的工作电压，也不会因为漏端的电位低于栅极电位而被抬高的现象。此时的栅极电位由内部电路的输出信号来控制。
[0026]本发明中的第一电阻的用途是调节此电阻值，可调节在静电来临时通过第一三极管串和第二三极管串击穿而产生在LDMOS栅极上的分压，此电阻值越大，在LDMOS栅极上产生的分压也将越大。
[0027]本发明中的第一二极管的用途是保护第一高压LDMOS驱动管的栅极，防止其在静电来临时的栅极上电位过高导致栅极被击穿;本发明中的第二二极管的用途是保护第二高压LDMOS驱动管的栅极，防止其在静电来临时的栅极上电位过高导致栅极被击穿。
【主权项】
1.一种高压LDMOS静电保护电路结构，其特征在于，在两个高压LDMOS驱动管的栅极上设有触发电路，该触发电路包括:第一三极管串、第二三极管串、第一二极管、第二二极管；第一三极管串和第二三极管串均由多个三极管组成； 第一三极管串的集电极与第一高压LDMOS驱动管的漏极相连，第一三极管串的发射极与第一高压LDMOS驱动管的栅极相连;第二三极管串的集电极与第一高压LDMOS驱动管的栅极相连，第二三极管串的发射极与第二高压LDMOS驱动管的栅极相连； 第一二极管的阴极与第一高压LDMOS驱动管的栅极相连，其阳极与第一高压LDMOS驱动管的源极相连;第二二极管的阴极与第二高压LDMOS驱动管的栅极相连，其阳极与第二高压LDMOS驱动管的源极相连接地。2.如权利要求1所述的静电保护电路结构，其特征在于，所述第一三极管串由两个NPN三极管组成，两个NPN三极管的基极相连，一个NPN三极管的集电极与第一高压LDMOS驱动管的漏极相连，此NPN三极管的发射极与另一 NPN三极管的集电极相连，另一 NPN三极管的发射极与第一高压LDMOS驱动管的栅极相连。3.如权利要求1所述的静电保护电路结构，其特征在于，所述第二三极管串由两个NPN三极管组成，两个NPN三极管的基极相连，一个NPN三极管的集电极与第一高压LDMOS驱动管的栅极相连，此NPN三极管的发射极与另一 NPN三极管的集电极相连，另一 NPN三极管的发射极与第二高压LDMOS驱动管的栅极相连。4.如权利要求1所述的静电保护电路结构，其特征在于，所述触发电路还包括第一电阻，所述第一电阻连接于第二高压LDMOS驱动管的栅极和源极之间。5.如权利要求1所述的静电保护电路结构，其特征在于，第一高压LDMOS驱动管和第二高压LDMOS驱动管的栅极还与内部电路信号输出端相连。6.如权利要求1所述的静电保护电路结构，其特征在于，所述第一三极管串和第二三极管串的反向击穿电压高于LDMOS的漏端正常工作电压，同时低于LDMOS的寄生三极管触发电压;所述第一二极管和第二二极管的反向击穿电压均高于第一高压LDMOS驱动管和第二高压LDMOS驱动管的栅极的工作电压，同时低于栅极氧化层击穿电压。7.如权利要求4所述的静电保护电路结构，其特征在于，所述第一电阻的阻值在千欧姆到兆欧姆量级，用于限流辅助提高栅极电压。8.如权利要求1所述的静电保护电路结构，其特征在于，所述静电保护电路结构整体置于一硅衬底上方的埋层内，高压LDMOS驱动管排列成多指状阵列结构。
【文档编号】H01L27/02GK105895631SQ201610470793
【公开日】2016年8月24日
【申请日】2016年6月24日
【发明人】苏庆
【申请人】上海华虹宏力半导体制造有限公司