先进工艺中的静电保护电路的制作方法
【专利说明】
【技术领域】
[0001]本实用新型涉及一种电路设计领域，尤其涉及先进工艺中的静电保护电路。
【【背景技术】】
[0002]集成电路工艺的最小线宽越小，工艺越先进。先进工艺由于尺寸较小，以其制造的芯片面积较小，芯片成本较低。同时先进工艺器件的速度更快，有利于制造高性能芯片。由于工艺最小线宽不断减小，其中一个困难是连线电阻太大，一方面小尺寸的接触孔的阻抗较大，另一方面较窄的多晶硅走线的电阻较大，这些会降低电路连接性能。随着技术发展，提出了金属硅化物工艺，即通过增加在硅表面生长金属硅化物，可以减低多晶硅连线的电阻，同时可以减小接触孔的电阻。但是增加这一工艺会降低静电保护电路的性能。
[0003]有必要提出一种新的方案来改进带金属硅化物工艺的静电保护电路，提高其抗静电能力。
【【实用新型内容】】
[0004]本实用新型的目的之一在于提供一种先进工艺中的静电保护电路，其在先进工艺中具有较佳的抗静电能力。
[0005]为实现上述目的，根据本实用新型的一个方面，其提供了一种静电保护电路，其包括:衬底;形成于所述衬底中的阱区；自衬底的上表面向下延伸而成的衬底接触区；自衬底的上表面向下延伸而成的第一有源区，其中第一有源区与衬底接触区相互间隔，并且所述衬底接触区较第一有源区距离所述阱区更远；自衬底的上表面向下延伸而成的第二有源区，该第二有源区的一部分位于所述阱区中，另一部分位于所述衬底中；形成于所述衬底的上表面之上的栅极氧化层，其中所述栅极氧化层位于第一有源区和第二有源区之间并与第一有源区和第二有源区相邻;位于所述栅极氧化层之上的多晶硅栅极；自衬底的上表面向下延伸而成的并位于所述阱区中的第三有源区，其中该第三有源区与所述第二有源区相邻；自衬底的上表面向下延伸而成的并位于所述阱区中的阱接触区，其中该阱接触区与所述第三有源区相邻;形成于所述衬底接触区和第一有源区上方的第一金属硅化物区；形成于所述多晶硅栅极上方的第二金属硅化物区；形成于第三有源区和阱接触区上方的第三金属硅化物区；其中第一金属硅化物区和第二金属硅化物区通与第一连接端相连，第三金属硅化物区与第二连接端相连。
[0006]进一步的，第一金属硅化物区、第二金属硅化物区和第三金属硅化物区是在同一金属硅化物层形成工艺中形成的。
[0007]进一步的，第一连接端为接地端，第二连接端为受静电保护的芯片的引脚。
[0008]进一步的，阱接触区的全部被第三金属硅化物区覆盖，第三有源区的与阱接触区相邻的部分被第三金属硅化物区覆盖，第三有源区的与第二有源区相邻的部分区域未被第三金属硅化物区覆盖，第二有源区上方没有金属硅化物区覆盖。
[0009]进一步的，衬底、衬底接触区、第三有源区为P型掺杂，第一有源区、第二有源区、阱接触区为N型惨杂。
[0010]与现有技术相比，本实用新型中的静电保护电路，通过在第二有源区、第三有源区的部分区域上不覆盖金属硅化物，从而改进了带金属硅化物工艺的静电保护电路的性能。
【【附图说明】】
[0011]为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中:
[0012]图1为本实用新型中的静电保护电路在一个实施例中的结构示意图。
【【具体实施方式】】
[0013]本实用新型的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本实用新型技术方案的运作。为透彻的理解本实用新型，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本实用新型则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本实用新型的目的，由于熟知的方法和程序已经容易理解，因此它们并未被详细描述。
[0014]此处所称的“一个实施例”或“实施例”是指可包含于本实用新型至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
[0015]图1为本实用新型中的静电保护电路100在一个实施例中的结构示意图。如图1所述的，所述静电保护电路100包括:
[0016]衬底110;
[0017]形成于所述衬底110中的阱区120;
[0018]自衬底110的上表面向下延伸而成的衬底接触区130;
[0019]自衬底110的上表面向下延伸而成的第一有源区140，其中第一有源区140与衬底接触区130相互间隔，并且所述衬底接触区130较第一有源区140距离所述阱区120更远；
[0020]自衬底120的上表面向下延伸而成的第二有源区150，该第二有源区150的一部分位于所述阱区120中，另一部分位于所述衬底110中；
[0021]形成于所述衬底110的上表面之上的栅极氧化层160，其中所述栅极氧化层160位于第一有源区140和第二有源区150之间并与第一有源区140和第二有源区150相邻；
[0022]位于所述栅极氧化层160之上的多晶硅栅极170;
[0023]自衬底110的上表面向下延伸而成的并位于所述阱区120中的第三有源区180，其中该第三有源区180与所述第二有源区150相邻；
[0024]自衬底110的上表面向下延伸而成的并位于所述阱区120中的阱接触区190，其中该阱接触区190与所述第三有源区180相邻；
[0025]形成于所述衬底接触区130和第一有源区140上方的第一金属硅化物区210;
[0026]形成于所述多晶硅栅极170上方的第二金属硅化物区220;
[0027]形成于第三有源区180和阱接触区190上方的第三金属硅化物区230;
[0028]其中第一金属硅化物区210和第二金属硅化物区220通过接触孔和金属与接地端VSS相连，第三金属硅化物区230通过接触孔和金属与芯片的被静电保护的引脚PAD相连。
[0029]在一个实施例中，衬底110、衬底接触区130、第三有源区180为P型掺杂，第一有源区140、第二有源区150、阱接触区190为N型掺杂。具体的，衬底110被标识为P-sub，衬底接触区130和第三有源区被标记为P+，第一有源区140、第二有源区150和阱接触区190被标记为N+，阱区120被标记为Nwell。肝区域表示为N型重掺杂区域，P+区域表示为P型重掺杂区域。
[0030]本实用新型的特点、优点之一在于:衬底接触区130与第一有源区140是相间隔，而不是相邻，