静电保护电路的制作方法
【专利摘要】一种静电保护电路，包括第一电源线和第二电源线。所述静电保护电路包括连接在所述第一电源线和所述第二电源线之间的触发电路，并且响应于所述第一电源线和所述第二电源线之间的电压差的波动而输出触发信号。所述静电保护电路还包括被所述触发信号控制的分流元件，并且包括连接在所述第一电源线和所述第二电源线之间的主电流路径。所述静电保护电路还包括控制电路，所述控制电路连接在所述第一电源线和所述第二电源线之间并且提供控制信号，以在所述第一电源线和所述第二电源线之间的所述电压差超过预定电压时，增大所述分流元件的导电率。
【专利说明】静电保护电路
[0001]相关申请的交叉引用
[0002]本申请基于2015年3月9日提交的日本专利申请N0.2015-046362并且要求该日本专利申请的优先权权益，通过引入将该日本专利申请的整体内容并入本文。
技术领域
[0003]本文所描述的实施例总体上涉及静电保护电路。
【背景技术】
[0004]迄今为止，已经针对静电放电(ESD)提出了保护电路的各种提案。ESD指从带电体或机械到半导体器件的放电、以及从带电半导体器件到接地电位的放电。当半导体器件中发生ESD时，大量的电荷作为电流从端子流入半导体器件，并且电荷在半导体器件内部产生高电压，从而引起例如内部元件的电介质击穿并且随后在半导体器件中引起故障。
[0005]静电保护电路的代表性示例是RC触发(RCT)MOS电路。RCTMOS电路使用包括串联电路的触发电路，串联电路包括串联连接在电源端子之间的电阻器和电容器。将电阻器和电容器之间的连接点处的电压设定为触发信号，该触发信号用于驱动分流晶体管来对静电浪涌进行放电。通过导通分流晶体管，ESD浪涌的放电电流在电源线中流动，并且高电压可以施加到还连接到电源线的内部电路。期望避免由于ESD浪涌的放电而施加的高电压所导致的对内部电路的破坏。
【发明内容】
[0006]实施例的目的是提供能够抑制对内部电路的破坏的静电保护电路。
[0007]实施例提供了一种静电保护电路，包括:
[0008]触发电路，连接在第一电源线和第二电源线之间，并且被配置为响应于所述第一电源线和所述第二电源线之间的电压差的波动而输出触发信号；
[0009]分流元件，包括所述第一电源线和所述第二电源线之间的电流路径，所述电流路径的导电率根据所述触发信号而被控制；以及
[0010]控制电路，连接在所述第一电源线和所述第二电源线之间，并且被配置为向所述分流元件提供控制信号，以在所述控制电路检测到所述第一电源线和所述第二电源线之间的所述电压差超过预定电压时，增大所述电流路径的所述导电率。
[0011]此外，实施例提供了一种静电保护电路，包括:
[0012]触发电路，连接在第一电源线和第二电源线之间，并且被配置为响应于所述第一电源线和所述第二电源线之间的电压差的波动而输出触发信号；
[0013]第一金属氧化物半导体(MOS)晶体管，具有被提供所述触发信号的栅极，并且具有连接在所述第一电源线和所述第二电源线之间的主电流路径；以及
[0014]控制电路，连接在所述第一电源线和所述第二电源线之间，其中，所述控制电路包括:
[0015]第一电阻器和第一二极管，串联连接在所述第一电源线和所述第二电源线之间，以及
[0016]第二金属氧化物半导体(MOS)晶体管，具有连接到所述第一电阻器和所述第一二极管之间的连接节点的栅极，并且具有连接在所述第一电阻器的第一末端和所述第一 MOS晶体管的所述栅极之间的主电流路径，所述第一电阻器的所述第一末端连接到所述第一电源线并且所述第一电阻器的第二末端连接到所述连接节点。
[0017]此外，实施例提供了一种静电保护电路，包括:
[0018]触发电路，连接在第一电源线和第二电源线之间，并且被配置为响应于所述第一电源线和所述第二电源线之间的电压差的波动而输出触发信号；
[0019]第一金属氧化物半导体(MOS)晶体管，具有被提供所述触发信号的栅极，并且具有连接在所述第一电源线和所述第二电源线之间的主电流路径；以及
[0020]控制电路，连接在所述第一电源线和所述第二电源线之间，其中，所述控制电路包括:
[0021]第一电阻器和第一多个二极管，串联连接在所述第一电源线和所述第二电源线之间，以及
[0022]第二金属氧化物半导体(MOS)晶体管，具有连接到所述第一电阻器和所述第一多个二极管之间的连接节点的栅极，所述第一多个二极管以阳极接阴极的方式彼此串联连接在所述连接节点和所述第二电源线之间，所述第一多个二极管的阴极末端连接到所述第二电源线，所述第一多个二极管的阳极末端连接到所述连接节点，并且所述第二MOS晶体管的主电流路径连接在所述第一电阻器的第一末端和所述第一MOS晶体管的所述栅极之间，所述第一电阻器的所述第一末端连接到所述第一电源线，并且所述第一电阻器的第二末端连接到所述连接节点。
【附图说明】
[0023]图1描绘了根据第一实施例的静电保护电路。
[0024]图2描绘了根据第二实施例的静电保护电路。
[0025]图3描绘了根据第三实施例的静电保护电路。
【具体实施方式】
[0026]根据至少一个实施例，提供了能够防止内部电路的击穿的静电保护电路。
[0027]通常，根据一个实施例，静电保护电路包括连接在第一电源线和第二电源线之间的触发电路。触发电路被配置为响应于第一电源线和第二电源线之间的电压差的波动或变化(例如，发生在对装置提供静电放电时)而输出触发信号。静电保护电路中的分流元件具有第一电源线和第二电源线之间的电流路径。根据触发信号来控制电流路径的导电率。例如，当电压差在某个电平处或之上时，可以减小电流路径的电阻。静电保护电路中的控制电路连接在第一电源线和第二电源线之间。控制电路被配置为向分流元件提供控制信号，以在控制电路检测到第一电源线和第二电源线之间的电压差超过预定电压时，增大电流路径的导电率。在一些实施例中，可以根据静电保护电路要保护免受ESD冲击的内部电路的最大额定电压来设定预定电压。
[0028]下文将关于各个附图来具体描述根据各个实施例的静电保护电路。本
【发明内容】
的范围不限于这些示例性实施例，而是包括这些示例的对本领域的普通技术人员而言将显而易见的变形、组合、修改。
[0029](第一实施例)
[0030]图1描绘了根据第一实施例的静电保护电路。在半导体芯片10中提供根据第一实施例的静电保护电路。根据第一实施例的静电保护电路包括连接到第一电源端子20的第一电源线24。例如，在正常状态下向第一电源端子20提供电源等的高电位侧的电源电压VCC。该电路还包括连接到第二电源端子22的第二电源线26。例如，在正常状态下向第二电源端子22提供低电源侧的接地电位VSS。
[0031]根据第一实施例的静电保护电路包括触发电路30，触发电路30在接触部100处连接到第一电源线24，并且在接触部101处连接到第二电源线26。例如，经由在半导体芯片10中所提供的绝缘膜(未具体图示出)中形成的过孔(未具体图示出)，触发电路30在接触部100和接触部101处连接到第一电源线24和第二电源线26。在此语境下，“过孔”是用于做出层到层的电气连接的导电元件。第一电源线24、第二电源线26、以及信号输入/输出线23以类似的方式连接到其它电路元件。触发电路30响应于第一电源线24和第二电源线26之间产生的电压差来输出触发信号。
[0032]根据第一实施例的静电保护电路包括连接在第一电源线24和第二电源线26之间的分流电路32。向分流电路32提供来自触发电路30的触发信号。分流电路32包括，例如，连接在第一电源线24和第二电源线26之间的分流元件，该分流元件由具有源极-漏极路径(即，MOS晶体管的主电流路径)的MOS晶体管形成(未具体图示出)。分流电路在接触部110处连接到第一电源线24，并且在接触部111处连接到第二电源线26。
[0033]根据第一实施例的静电保护电路包括连接在第一电源线24和第二电源线26之间的过电压检测电路34。过电压检测电路34在接触部120处连接到第一电源线24，并且在接触部121处连接到第二电源线26。当第一电源线24的接触部120和第二电源线26的接触部121之间的电压超过预定阈值电压时，过电压检测电路34向分流电路32提供控制信号。在增强分流元件的导电率的同时，由过电压检测电路34提供的控制信号增大了在分流电路32的分流元件中流动的电流，并且减小了分流电阻。
[0034]内部电路36在接触部130处连接到第一电源线24，并且在接触部131处连接到第二电源线26。
[0035]经由连接到输入/输出端子21和信号线151的信号输入/输出线23，内部电路36接收输入信号，并且经由输入/输出端子21，内部电路36输出输出信号。
[0036]ESD保护二极管40的阴极在接触部140处连接到第一电源线24，并且其阳极在接触部150处连接到信号输入/输出线23。类似地，ESD保护二极管41的阴极在接触部150处连接到信号输入/输出线23，并且阳极在接触部141处连接到第二电源线26。
[0037]当向第一电源线24施加关于第二电源线26(例如，接地电位)的正ESD浪涌时，触发电路30向分流电路32提供触发信号。响应于来自触发电路30的触发信号，分流电路32导通(形成第一电源线24和第二电源线26之间的导电路径)。据此，在第一电源线24和第二电源线26之间形成ESD浪涌的放电路径。当向第一电源线24施加关于第二电源线26的负ESD浪涌时，由ESD保护二极管(40、41)形成ESD浪涌的放电路径。
[0038]当向输入/输出端子21施加关于第二电源线26的正ESD浪涌时，连接在第一电源线24和第二电源线26之间的触发电路30做出响应，并且向分流电路32提供触发信号。响应于该触发信号，分流电路32导通，并且ESD浪涌的放电路径在第一电源线24和第二电源线26之间形成。
[0039]通过导通分流电路32，ESD浪涌的放电电流在第一电源线24和第二电源线26中流动。根据此放电电流，电压降发生在相应的电源线(24、26)的相应的电阻器(27、28)(下文中称作配线电阻器或配线电阻)中。在接触部(120、121)处，过电压检测电路34连接到对应的电源线(24、26)，接触部(I 20、121)比接触部(110、111)更接近输入/输出端子21，在接触部(I 1、111)处，分流电路3 2连接到对应的电源线(24、26)。据此，可以在过电压检测电路34的检测电压中反映出由于电源线(24、26)中流动的放电电流而发生在配线电阻(27、28)中的电压降所导致的电压上升量。在第一电源线24和第二电源线26的整个长度之上的配线电阻可以被视为一致的;然而，为了便于描述，只具体图示了接触部110和接触部120之间的配线电阻27以及接触部111和接触部121之间的配线电阻28。
[0040]例如，与分流电路32连接到的接触部110的电压相比，由经由分流电路32从输入/输出端子21放电的ESD浪涌的放电电流而在配线电阻27中产生的电压降增大了连接到内部电路36的接触部(130、131)的电压。类似地，因为过电压检测电路34侧上的电压上升，由分流电路32放电ESD浪涌而施加到内部电路36的电压的上升可以被过电压检测电路34检测至IJ。过电压检测电路34检测施加到内部电路36的过电压，并且分流电路32被控制以降低第一电源线24和第二电源线26之间的电压，从而能够避免过电压施加到内部电路36的情况。当过电压检测电路34检测到超过阈值的电压时，增强分流电路32的分流元件的导电性以增大电流，并且降低分流元件的电阻值以降低电源线(24、26)之间的电压差，从而能够降低施加到内部电路36的电压。因此，可以保护内部电路36免受过电压所导致的击穿。
[0041]根据第一实施例，当第一电源线24和第二电源线26之间的电压超过预定阈值电压时，过电压检测电路34输出控制信号以增大形成分流电路32的分流元件中流动的电流量，从而降低连接在第一电源线24和第二电源线26之间的分流元件的电阻值，并且因此降低电源线(24、26)之间的电压差。因此，可以降低施加到内部电路36的电压。根据此过程，因为可以降低施加到内部电路36的电压，所以在ESD浪涌的放电期间避免电压施加到内部电路36的情况是可能的。
[0042](第二实施例)
[0043]图2是图示了根据第二实施例的静电保护电路的示图。在根据第二实施例的静电保护电路中，连接在第一电源线24和第二电源线26之间的触发电路30包括CR串联电路，CR串联电路包括串联连接的电容器300和电阻器301。从电容器300和电阻器301的公共连接节点302输出触发信号。
[0044]经由缓冲电路60，触发电路30的触发信号连接到分流电路32中的NMOS晶体管320的栅极。缓冲电路60包括两级串联连接的反相器(61、62)。对应的反相器(61、62)例如为CMOS反相器。触发电路30的触发信号是波浪形的并且被缓冲电路60放大以增强最终提供到WOS晶体管320的栅极的信号的驱动能力。根据此结构，可以增大WOS晶体管的电流容量。因此，可以增强对于ESD浪涌的放电能力。
[0045]NMOS晶体管320的源极在接触部111处连接到第二电源线26，并且其漏极在接触部110处连接到第一电源线24。电阻器50的一个末端连接到匪OS晶体管320的栅极，并且电阻器50的另一个末端在接触部51处连接到第二电源线26。电阻器50用于设定NMOS晶体管320的栅极的偏置点。
[0046]根据第二实施例的过电压检测电路34在接触部120处连接到第一电源线24并且在接触部121处连接到第二电源线26。过电压检测电路34包括串联连接在第一电源线24和第二电源线26之间的电阻器340和二极管341的串联电路。二极管341的阴极连接到电阻器340的一个末端，并且其阳极连接到第二电源线26。简言之，二极管341设置为在正常状态下被提供到第一电源端子20的电源电压VCC和施加到第二电源终端22的接地电位VSS反偏置。
[0047]过电压检测电路34包括PMOS晶体管343 JMOS晶体管343的栅极连接到电阻器340和二极管341的公共连接节点342 JMOS晶体管343的源极在接触部120处连接到第一电源线24，并且其漏极连接到NMOS晶体管320的栅极。
[0048]当向第一电源线24施加关于第二电源线26的正ESD浪涌时，触发电路30输出触发信号。经由缓冲电路60向NMOS晶体管的栅极提供触发信号以导通NMOS晶体管320。根据此过程，在第一电源线24和第二电源线26之间形成ESD浪涌的放电路径。当向第一电源线24施加关于第二电源线26的负ESD浪涌时，形成经由ESD保护二极管(40、41)的ESD浪涌的放电路径。
[0049]当向输入/输出端子24施加关于第二电源线26的正ESD浪涌时，触发电路30导通分流电路32的匪OS晶体管320。因此，在第一电源线24和第二电源线26之间形成ESD浪涌的放电路径。当接触部120和接触部121之间的电压超过过电压检测电路34的二极管341的击穿电压时，二极管341导通。例如，当由配线电阻27和第一电源线24所导致的电压降根据由于ESD浪涌而增大的放电电流而上升，并且第一电源线24和第二电源线26之间的电压超过过电压检测电路34中的二极管341的击穿电压时，二极管341导通(形成导电路径)。
[0050]当通过导通二极管341而在电阻器340中产生的电压降超过PMOS晶体管343的阈值电压时，PMOS晶体管343导通。当PMOS晶体管343导通时，匪OS晶体管320的栅极电位上升。根据此过程，增大了匪OS晶体管的漏极电流，降低了匪OS晶体管320的源极和漏极之间的电阻，并且降低了第一电源线24和第二电源线26之间的电压。简言之，通过过电压检测电路34的响应，可以降低第一电源线24和第二电源线26之间的电压，从而避免过电压施加到内部电路36的情况。
[0051]将过电压检测电路34响应于的阈值电压设定为低于内部电源36的耐受(击穿)电压的电压。这是为了保护内部电路36免受由于过电压的施加而导致的击穿。例如，可以将阈值电压设定为低于内部电路36的绝对最大额定电压的电压。
[0052]在第二实施例中，可以根据连接到电阻器340的二极管341的击穿电压来设定过电压检测电路34响应于的阈值。连接在NMOS晶体管320的栅极和第二电源线26之间的电阻器50用于在PMOS晶体管343导通时设定NMOS晶体管320的栅极的电位。换言之，当PMOS晶体管343导通时，第一电源线24和第二电源线26之间的电压被PMOS晶体管343的导通电阻和电阻器50分担，并且该电压施加到NMOS晶体管320的栅极。因此，通过合适地设定电阻器50的值，可以调整当导通PMOS晶体管343时NMOS晶体的偏置点。据此，可以实现偏置使得过电流不流入NMOS晶体管320。这里，例如，二极管341可以由齐纳二极管形成。
[0053](第三实施例)
[0054]图3是图示根据第三实施例的静电保护电路的示图。在根据第三实施例的静电保护电路中，过电压检测电路34包括串联连接在第一电源线24和第二电源线26之间的电阻器340和三级二极管(350、351、352)的串联电路。当在正常状态下向第一电源端子20施加电源电压VCC并且向第二电源端子22施加接地电位VSS时，以正向偏置状态来连接三级二极管(350、351、352)o
[0055]在第三实施例中，例如，形成过电压检测电路34的三级二极管(350、351、352)确定用于操作过电压检测电路34的阈值电压。换言之，当第一电源线24和第二电源线26之间的电压变得比三级二极管(350、351、352)的求和阈值电压更高时，三级二极管(350、351、352)导通。当通过导通三级二极管(350、351、352)而在电阻器340中产生的电压降超过PMOS晶体管343的阈值电压时，PMOS晶体管343导通并且NMOS晶体管320的栅极电位升高。通过升高NMOS晶体管320的栅极电位，增强了 NMOS晶体管320的导电性，从而控制了漏极电流的增大。据此，减小了 NMOS晶体管320的源极和漏极之间的电阻，降低了第一电源线24和第二电源线26之间的电压，并且降低了施加到内部电路36的电压。根据此过程，可以避免过电压施加到内部电路36。
[0056]在示例性实施例中，尽管匪OS晶体管320用作分流元件，但是可以使用PMOS来替代。在此情况下，合适地改变其它元件的偏置的极性。尽管已经描述了使用MOS晶体管作为分流元件的示例性实施例，但是可以双极型晶体管作为替代。在使用双极型晶体管的情况下，主电流路径是发射极-集电极路径并且控制电极是基电极而非栅极电极。在此情况下，对于偏置，可以使用NPN晶体管来代替NMOS晶体管。
[0057]尽管已经描述了某些实施例，但是这些实施例只是通过示例的方式被呈现，并且不旨在限制本发明的范围。实际上，可以以各种其它形式来具体化本文所描述的新颖实施例；此外，可以在不脱离本发明的精神的情况下，在本文所描述的实施例的形式上做出省略、替代和变化。附属权利要求及其等同物旨在涵盖将落入本发明的范围和精神内的此类形式或修改。
【主权项】
1.一种静电保护电路，包括: 触发电路，连接在第一电源线和第二电源线之间，并且被配置为响应于所述第一电源线和所述第二电源线之间的电压差的波动而输出触发信号； 分流元件，包括所述第一电源线和所述第二电源线之间的电流路径，所述电流路径的导电率根据所述触发信号而被控制；以及 控制电路，连接在所述第一电源线和所述第二电源线之间，并且被配置为向所述分流元件提供控制信号，以在所述控制电路检测到所述第一电源线和所述第二电源线之间的所述电压差超过预定电压时，增大所述电流路径的所述导电率。2.根据权利要求1所述的静电保护电路，其中， 所述控制电路还被配置为向所述分流元件提供所述控制信号，以对应于在所述预定电压之上的增大的电压差，增大所述电流路径的所述导电率。3.根据权利要求1所述的静电保护电路，还包括: 内部电路，连接在所述第一电源线和所述第二电源线之间，所述内部电路在第一位置处连接到所述第一电源线，并且在第二位置处连接到所述第二电源线，其中， 所述控制电路在第三位置处连接到所述第一电源线，并且在第四位置处连接到所述第二电源线， 所述分流元件在第五位置处连接到所述第一电源线，并且在第六位置处连接到所述第二电源线，并且 所述第三位置沿所述第一电源线在所述第一位置和所述第五位置之间，并且所述第四位置沿所述第二电源线在所述第二位置和所述第六位置之间。4.根据权利要求1所述的静电保护电路，其中，所述分流元件包括η沟道金属氧化物半导体晶体管。5.根据权利要求1所述的静电保护电路，其中，所述分流元件包括双极结型晶体管。6.根据权利要求1所述的静电保护电路，其中，所述触发电路包括串联连接在所述第一电源线和所述第二电源线之间的电容器和电阻器。7.根据权利要求1所述的静电保护电路，还包括: 缓冲电路，连接在所述触发电路和所述分流元件之间，并且被配置为对所述触发信号进行放大并且将经放大的触发信号输出到所述分流元件。8.根据权利要求1所述的静电保护电路，还包括: 输入/输出信号线，连接到输入/输出端子和内部电路，所述内部电路连接在所述第一电源线和所述第二电源线之间； 第一保护二极管，连接在所述输入/输出信号线和所述第一电源线之间；以及 第二保护二极管，连接在所述输入/输出信号线和所述第二电源线之间。9.根据权利要求1所述的静电保护电路，其中， 所述分流元件是η沟道晶体管， 所述控制电路包括串联连接在所述第一电源线和所述第二电源线之间的第一二极管和第一电阻器，所述第一二极管的阳极连接到所述第二电源线，所述第一二极管的阴极连接到所述第一电阻器， 所述控制电路中包括的P沟道晶体管具有连接到所述阴极的控制电极，所述P沟道晶体管的第一末端连接到所述第一电源线和所述第一电阻器，所述P沟道晶体管的第二末端连接到所述η沟道晶体管的控制电极，并且 第二电阻器连接在所述η沟道晶体管的所述控制电极和所述第二电源线之间。10.根据权利要求9所述的静电保护电路，其中，所述第一二极管是齐纳二极管。11.根据权利要求1所述的静电保护电路，其中， 所述分流元件是η沟道晶体管， 所述控制电路包括串联连接在所述第一电源线和所述第二电源线之间的第一多个二极管和第一电阻器，所述第一多个二极管以阳极接阴极的方式彼此串联连接，所述第一多个二极管的阴极末端连接到所述第二电源线，所述第一多个二极管的阳极末端连接到所述第一电阻器， 所述控制电路中包括的P沟道晶体管具有连接到所述阳极末端的控制电极，所述P沟道晶体管的第一末端连接到所述第一电源线和所述第一电阻器，所述P沟道晶体管的第二末端连接到所述η沟道晶体管的控制电极，并且 第二电阻器连接在所述η沟道晶体管的所述控制电极和所述第二电源线之间。12.一种静电保护电路，包括: 触发电路，连接在第一电源线和第二电源线之间，并且被配置为响应于所述第一电源线和所述第二电源线之间的电压差的波动而输出触发信号； 第一金属氧化物半导体(MOS)晶体管，具有被提供所述触发信号的栅极，并且具有连接在所述第一电源线和所述第二电源线之间的主电流路径；以及控制电路，连接在所述第一电源线和所述第二电源线之间，其中，所述控制电路包括:第一电阻器和第一二极管，串联连接在所述第一电源线和所述第二电源线之间，以及第二金属氧化物半导体(MOS)晶体管，具有连接到所述第一电阻器和所述第一二极管之间的连接节点的栅极，并且具有连接在所述第一电阻器的第一末端和所述第一 MOS晶体管的所述栅极之间的主电流路径，所述第一电阻器的所述第一末端连接到所述第一电源线并且所述第一电阻器的第二末端连接到所述连接节点。13.根据权利要求12所述的静电保护电路，还包括: 内部电路，连接在所述第一电源线和所述第二电源线之间，所述内部电路在第一位置处连接到所述第一电源线并且在第二位置处连接到所述第二电源线，其中， 所述第一电阻器的所述第一末端在第三位置处连接到所述第一电源线，并且所述第一二极管在第四位置处连接到所述第二电源线， 所述第一 MOS晶体管的所述主电流路径的第一末端在第五位置处连接到所述第一电源线，并且所述第一 MOS晶体管的所述主电流路径的第二末端在第六位置处连接到所述第二电源线，并且 所述第三位置沿所述第一电源线在所述第一位置和所述第五位置之间，并且所述第四位置沿所述第二电源线在所述第二位置和所述第六位置之间。14.根据权利要求13所述的静电保护电路，其中，所述第一二极管的击穿电压小于或等于所述内部电路的最大额定电压。15.根据权利要求12所述的静电保护电路，还包括: 第二电阻器，连接在所述第一MOS晶体管的所述栅极和所述第二电源线之间；以及 缓冲电路，连接在所述触发电路和所述第一 MOS晶体管的所述栅极之间，所述缓冲电路被配置为对从所述触发电路输出的所述触发信号进行放大。16.—种静电保护电路，包括: 触发电路，连接在第一电源线和第二电源线之间，并且被配置为响应于所述第一电源线和所述第二电源线之间的电压差的波动而输出触发信号； 第一金属氧化物半导体(MOS)晶体管，具有被提供所述触发信号的栅极，并且具有连接在所述第一电源线和所述第二电源线之间的主电流路径；以及 控制电路，连接在所述第一电源线和所述第二电源线之间，其中，所述控制电路包括: 第一电阻器和第一多个二极管，串联连接在所述第一电源线和所述第二电源线之间，以及 第二金属氧化物半导体(MOS)晶体管，具有连接到所述第一电阻器和所述第一多个二极管之间的连接节点的栅极，所述第一多个二极管以阳极接阴极的方式彼此串联连接在所述连接节点和所述第二电源线之间，所述第一多个二极管的阴极末端连接到所述第二电源线，所述第一多个二极管的阳极末端连接到所述连接节点，并且所述第二MOS晶体管的主电流路径连接在所述第一电阻器的第一末端和所述第一 MOS晶体管的所述栅极之间，所述第一电阻器的所述第一末端连接到所述第一电源线，并且所述第一电阻器的第二末端连接到所述连接节点。17.根据权利要求16所述的静电保护电路，还包括: 内部电路，连接在所述第一电源线和所述第二电源线之间，所述内部电路在第一位置处连接到所述第一电源线，并且在第二位置处连接到所述第二电源线，其中， 所述第一电阻器的所述第一末端在第三位置处连接到所述第一电源线，并且所述第一多个二极管的所述阴极末端在第四位置处连接到所述第二电源线， 所述第一 MOS晶体管的所述主电流路径的第一末端在第五位置处连接到所述第一电源线，并且所述第一 MOS晶体管的所述主电流路径的第二末端在第六位置处连接到所述第二电源线，并且 所述第三位置沿所述第一电源线在所述第一位置和所述第五位置之间，并且所述第四位置沿所述第二电源线在所述第二位置和所述第六位置之间。18.根据权利要求17所述的静电保护电路，其中，所述第一多个二极管的求和阈值电压小于或等于所述内部电路的最大额定电压。19.根据权利要求16所述的静电保护电路，还包括: 第二电阻器，连接在所述第一MOS晶体管的所述栅极和所述第二电源线之间；以及 缓冲电路，连接在所述触发电路和所述第一 MOS晶体管的所述栅极之间，所述缓冲电路被配置为对从所述触发电路输出的所述触发信号进行放大。20.根据权利要求16所述的静电保护电路，其中，所述第一MOS晶体管是η沟道晶体管，并且所述第二 MOS晶体管是P沟道晶体管。
【文档编号】H01L27/02GK105957863SQ201610123880
【公开日】2016年9月21日
【申请日】2016年3月4日
【发明人】春木聪, 加藤洋, 加藤一洋
【申请人】株式会社东芝