一种静电保护用晶闸管的制作方法
【专利说明】一种静电保护用晶闸管
[0001]
技术领域
[0002]本发明涉及电子电路技术领域，具体地，涉及一种静电保护用晶闸管。
【背景技术】
[0003]可控娃整流器件(Silicon-Controlled Rectifier，SCR)又被称为晶闸管。在集成电路CMOS技术中，晶闸管被经常使用于静电保护电路以防止静电破坏(ESD)，通常将晶闸管的阳极和阴极接至静电保护电路中，正常工作情况下，晶闸管两极的电势差不超过其触发电压，晶闸管不导通，而在产生ESD静电脉冲时，由于ESD静电脉冲具有大电压，高能量的特性，因此很容易触发晶闸管导通，从而经由晶闸管释放，实现静电保护的目的。
[0004]目前，使用SCR作为ESD保护器件，通常会遇到两个问题，一是SCR的触发电压过高，不能有效实现ESD保护。二是一旦SCR导通后，阳极与阴极之间只需较低的保持电压就能使SCR维持导通状态，因此在芯片正常工作时就要避免SCR被误触发而出现闩锁效应(Latch up)ο
[0005]本发明针对上述两个问题，设计了一种新型SCR电路，不但具有很低的触发电压，而且能够保证在芯片正常工作时避免SCR被触发而出现Latch upo
[0006]图1为传统SCR的结构图。正常情况下，此SCR不导通。当阳极出现正向ESD脉冲，而阴极接地时，随着ESD正电压的升高，最终使得NWELL/PWELL发生反向击穿而产生较大的反向击穿电流，此电流流过PWELL电阻产生压降使寄生NPN管的基极-发射极正偏，因而NPN管导通并有电流流过，此导通电流又流过NWELL电阻并在其两端产生压降使得寄生PNP管的发射极-基极正偏，因而PNP管也会导通。由此正反馈效应使得SCR (PNPN)被触发导通。可以看到SCR的触发电压取决于NWELL/PWELL的反向击穿，而此反向击穿电压一般都非常高，因此SCR的触发电压也很高。当将此SCR用做ESD保护电路时，会出现内部被保护电路已经被烧毁而SCR还未被触发的状况，所以此传统SCR并不能提供有效的ESD保护。
[0007]图2为现有的一种低电压触发SCR(d1de_trigger SCR)。正常情况下，此SCR不导通。当阳极出现正向ESD脉冲，而阴极接地时，随着ESD正电压的升高，最终使得串联二极管全部导通，有较大电流直接从阳极经过串联二极管和PWELL电阻流入阴极。此时PWELL电阻两端产生电压降使得寄生NPN的基极-发射极正偏，NPN管导通。此导通电流又流过NWELL电阻并在其两端产生压降使得寄生PNP管的发射极-基极正偏，因而PNP管也会导通。由此正反馈效应使得SCR (PNPN)被触发导通。通过调节串联二极管的数目，我们可以有效控制此SCR的触发电压，从而可以实现一个低电压触发的SCR。不过此结构的缺点在于，在芯片正常工作状况下，如果阳极流入出现一个Latch-up电流，此SCR很容易被误触发而使得电路处于Latch-up状态。
[0008]从上方介绍中可以看到，现有的SCR有的触发电压太高，不能有效实现ESD保护，有的虽然触发电压比较低，但是依然不能降低正常工作时发生Latch-up的风险。
[0009]在实现本发明的过程中，发明人发现现有技术中至少存在保护可靠性低、误操作率高和安全性差等缺陷。
【发明内容】
[0010]本发明的目的在于，针对上述问题，提出一种静电保护用晶闸管，以实现保护可靠性高、误操作率低和安全性好的优点。
[0011]为实现上述目的，本发明采用的技术方案是:一种静电保护用晶闸管，包括第一NMOS 管 M2、第二 NMOS 管 M3，第一 PMOS 管 M1、第二 PMOS 管 M4，PNP 管 T1, NPN 管 T2，以及下拉电阻RP.;其中:
所述？册管1\的发射极作为该静电保护用晶闸管的阳极的发射极分别与第一 PMOS管Ml的源极和第二 PMOS管M4的源极连接；PNP管T1的基极分别与第一 PMOS管Ml的漏极、第一 NMOS管M2的源极、第二 PMOS管M4的栅极和NPN管T2的集电极连接；PNP管T1的集电极分别与第二 PMOS管M4的漏极和NPN管T 2的基极连接；
所述NPN管T2的基极通过下拉电阻R PWEa后作为该静电保护用晶闸管的阴极Cathode，NPN管T2的基极通过下拉电阻R PWEa后还与第二 NMOS管M3的漏极连接；
所述第一 PMOS管Ml的栅极分别与第一 NMOS管M2的栅极、第二 NMOS管M3的栅极和第二 NMOS管M3的漏极连接；第一 NMOS管M2的漏极和第二 NMOS管M3的源极连接。
[0012]由于采用了下拉电阻Rpwe^使得该静电保护用晶闸管，在有ESD时，第二 PMOS管M4开启，形成从阳极Anode经过第二 PMOS管M4，下拉电阻Rpweii到阴极Cathode的通路，使得NPN管T2的基极电位有效抬升，NPN管T 2开启。
[0013]进一步地，该静电保护用晶闸管，还包括延时电容C1;所述延时电容C1连接在第一PMOS管Ml的栅极与第一 PMOS管Ml的源极之间。
[0014]进一步地，该静电保护用晶闸管，还包括耦合电阻R1;所述耦合电阻R1连接在第一PMOS管Ml的栅极与第二 NMOS管M3的漏极之间；
在没有ESD发生时，第一 NMOS管M2、第二 NMOS管M3关闭，第一 PMOS管Ml开启将寄生PNP管即PNP管T1的基极电位拉升至阳极Anode电位，PNP管T ^勺发射极-基极不会正偏，PNP管无法开启；晶闸管无法导通；
在发生ESD状况时，使得第一 NMOS管M2、第二 NMOS管M3开启，PNP管T1的基极电位被拉低，同时第二 PMOS管M4开启使得NPN管T2的基极电位被拉高，PNP管T i的发射极-基极和NPN管T2的基极-发射极均进入正偏状态，整个静电保护用晶闸管能够迅速开启放电。
[0015]本发明各实施例的静电保护用晶闸管，由于包括第一 NMOS管M2、第二 NMOS管M3，第一 PMOS管M1、第二 PMOS管M4，PNP管T1,NPN管T2，以及下拉电阻RPWEll;从而可以克服现有技术中保护可靠性低、误操作率高和安全性差的缺陷，以实现保护可靠性高、误操作率低和安全性好的优点。
[0016]本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
[0017]下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
【附图说明】
[0018]附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中:
图1为传统SCR的结构图；
图2为现有的一种低电压触发SCR的工作原理示意图；
图3为本发明静电保护用晶闸管的工作原理示意图。
【具体实施方式】
[0019]以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
[0020]根据本发明实施例，如图3所示，提供了一种静电保护用晶闸管，即一种用于静电保护的新型晶闸管电路设计。
[0021]本发明的目的就是设计一种高效的SCR用作ESD保护电路，一方面具有较低的触发电压，另一方面在正常工作时能够降低发生Latch-up的风险。
[0022]图3为本发明的技术方案。通常应用时，SCR的阴极接地，阳极连接信号PAD或者电源VDD。在没有ESD发生时，NMOS管M2、M3关闭，PMOS管Ml开启将寄生PNP管的基极(A点)电位拉升至阳极电位，确保PNP管的发射极-基极不会正偏，PNP管无法开启，此时即使在阳极流入Latch-up电流也无法使得SCR导通，因此有效防止Latch-up现象的发生。在发生ESD状况时，随着阳极上ESD脉冲电压的快速升高，由于电容电阻网络的耦合效应和延迟效应，使得M2、M3开启，PNP管的基极(A点)电位被拉低，同时M4开启使得NPN管的基极(B点)电位被拉高，因此PNP管的发射极-基极和NPN管的基极-发射极很容易进入正偏状态，整个SCR能够迅速开启放电。因此在ESD状态下，这一结构能够实现较低的触发电压。
[0023]与现有技术相比，本发明的技术方案，至少具有以下优点:
⑴本发明的技术方案，具有较低触发电压，能够提供高效的ESD保护；
⑵本发明的技术方案，在芯片中实际应用时能够大大降低发生Latch-up的风险；
⑶本发明的技术方案，无需增加任何工艺步骤和生产成本。
[0024]最后应说明的是:以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种静电保护用晶闸管，其特征在于，包括第一 NMOS管M2、第二 NMOS管M3，第一PMOS管M1、第二 PMOS管M4，PNP管T1, NPN管T2,以及下拉电阻Rpwell;其中: 所述？册管1\的发射极作为该静电保护用晶闸管的阳极的发射极分别与第一 PMOS管Ml的源极和第二 PMOS管M4的源极连接；PNP管T1的基极分别与第一 PMOS管Ml的漏极、第一 NMOS管M2的源极、第二 PMOS管M4的栅极和NPN管T2的集电极连接；PNP管T1的集电极分别与第二 PMOS管M4的漏极和NPN管T 2的基极连接； 所述NPN管T2的基极通过下拉电阻R PWEa后作为该静电保护用晶闸管的阴极Cathode，NPN管T2的基极通过下拉电阻R PWEa后还与第二 NMOS管M3的漏极连接； 所述第一 PMOS管Ml的栅极分别与第一 NMOS管M2的栅极、第二 NMOS管M3的栅极和第二 NMOS管M3的漏极连接；第一 NMOS管M2的漏极和第二 NMOS管M3的源极连接。
2.根据权利要求1所述的静电保护用晶闸管，其特征在于，该静电保护用晶闸管，还包括延时电容C1;所述延时电容C i连接在第一 PMOS管Ml的栅极与第一 PMOS管Ml的源极之间。
3.根据权利要求1或2所述的静电保护用晶闸管，其特征在于，该静电保护用晶闸管，还包括耦合电阻R1;所述耦合电阻R:连接在第一 PMOS管Ml的栅极与第二 NMOS管M3的漏极之间； 在没有ESD发生时，第一 NMOS管M2、第二 NMOS管M3关闭，第一 PMOS管Ml开启将寄生PNP管即PNP管T1的基极电位拉升至阳极Anode电位，PNP管T ^勺发射极-基极不会正偏，PNP管无法开启；晶闸管无法导通； 在发生ESD状况时，使得第一 NMOS管M2、第二 NMOS管M3开启，PNP管T1的基极电位被拉低，同时第二 PMOS管M4开启使得NPN管T2的基极电位被拉高，PNP管T i的发射极-基极和NPN管T2的基极-发射极均进入正偏状态，整个静电保护用晶闸管能够迅速开启放电。
【专利摘要】本发明公开了一种静电保护用晶闸管，包括第一NMOS管M2、第二NMOS管M3，第一PMOS管M1、第二PMOS管M4，PNP管T1，NPN管T2，以及下拉电阻RPWELL。本发明所述静电保护用晶闸管，可以克服现有技术中保护可靠性低、误操作率高和安全性差等缺陷，以实现保护可靠性高、误操作率低和安全性好的优点。
【IPC分类】H01L29-74
【公开号】CN104733520
【申请号】CN201510118418
【发明人】单毅, 姜玉溪, 尚斌
【申请人】单毅
【公开日】2015年6月24日
【申请日】2015年3月18日