静电保护电路的制作方法
【专利摘要】本文提供了一种静电保护电路，包括触发电路，该触发电路连接在第一电源线与第二电源线之间。该触发电路被配置为响应于在第一电源线与第二电源线上的电压波动而输出触发信号。分流元件具有在第一电源线与第二电源线之间的主电流通路，并且可以使用触发信号来控制被接通和关断。控制电路被配置为当分流元件的主电流通路的电流值超过预定阈值时，提供控制信号以关断分流元件。
【专利说明】静电保护电路
[0001]相关申请的交叉引用
[0002]本申请基于并且要求享有于2015年3月2日提交的、申请号为2015-040252的日本专利申请的优先权，该日本专利申请以全文引用的方式并入本文中。
技术领域
[0003]本文所述的实施例总体上涉及一种静电保护电路。
【背景技术】
[0004]迄今为止已经提出了用于防止静电放电(ESD)的保护电路的多种提议。ESD表示从带电体或带电机器到半导体器件的放电，以及从带电半导体器件到地电位的放电。当在半导体器件中发生ESD时，大量电荷作为电流从终端流到半导体器件中，并且电荷在半导体器件内部产生高电压，因而例如导致内部元件的介质击穿，以及随后在半导体器件中的故障。
[0005]静电保护电路的代表性示例是RC触发(RCT)MOS电路。此RCTMOS电路使用由串联电路构成的触发电路，该串联电路包括在电源端子之间串联连接的电阻器和电容器。在电阻器与电容器之间的连接点处的电压被设定为触发信号，用于驱动分流晶体管以使得静电电涌放电。由于分流晶体管的接通时间由触发电路的时间常数确定，所以用于触发电路中的时间常数必须足够大，以使得ESD电涌能够完全地放电。然而，当大电流长时间不断地流入分流晶体管时，存在分流晶体管自身可能会过热并受损的顾虑。
【发明内容】
[0006]实施例的目的在于提供一种静电保护电路，其能够保护用于放电的分流元件免于因过热而受损，并且提供一种分流元件，其能够使ESD电荷充分地放电。
[0007]实施例提供了:
[0008]—种静电保护电路，包括:
[0009]触发电路，所述触发电路被连接在第一电源线与第二电源线之间，并且被配置为响应于在所述第一电源线和所述第二电源线上的电压波动而输出触发信号；
[0010]分流元件，所述分流元件被连接在所述第一电源线与所述第二电源线之间，并且被配置为根据所述触发信号被接通和被关断；以及
[0011]控制电路，所述控制电路被配置为当流入所述分流元件的电流的电流等级(level)超过预定阈值时提供控制信号，所述控制信号在所述电流等级超过所述预定阈值时使得所述分流元件关断。
[0012]此外，实施例提供了:
[0013]一种静电保护电路，包括:
[0014]触发电路，所述触发电路包括在第一电源线与第二电源线之间串联连接的电容器和第一电阻器；
[0015]第一MOS晶体管，所述第一 MOS晶体管具有连接在所述第一电源线与所述第二电源线之间的源极-漏极通路，以及连接到在所述电容器与所述第一电阻器之间的连接节点的栅极；
[0016]第二电阻器，所述第二电阻器在所述第一电源线与所述第二电源线之间与所述第一 MOS晶体管的源极-漏极通路串联连接；
[0017]第二MOS晶体管，所述第二MOS晶体管具有连接到在所述第二电阻器与所述第一MOS晶体管之间的连接节点的栅极，以及连接在所述第一电源线与所述第二电源线之间的源极-漏极通路；
[0018]第三电阻器，所述第三电阻器在所述第一电源线与所述第二电源线之间与所述第二MOS晶体管的源极-漏极通路串联连接；以及
[0019]第三MOS晶体管，所述第三MOS晶体管具有连接到在所述第三电阻器与所述第二MOS晶体管之间的连接节点的栅极，以及连接在所述第一MOS晶体管的所述栅极与所述第一电源线和所述第二电源线之一之间的源极-漏极通路。
[0020]此外，实施例提供了:
[0021]一种静电保护电路，包括:
[0022]触发电路，所述触发电路连接在第一电源线与第二电源线之间，并且被配置为响应于在所述第一和所述第二电源线上的电压波动而输出触发信号；
[0023]第一晶体管，所述第一晶体管具有连接在所述第一电源线与所述第二电源线之间的主电流通路，以及连接到所述触发电路的控制电极；
[0024]第一电阻器，所述第一电阻器在所述第一电源线与所述第二电源线之间与所述第一晶体管的所述主电流通路串联连接；
[0025]第二晶体管，所述第二晶体管具有连接到在所述第一电阻器与所述第一晶体管之间的第一连接节点的控制电极，以及连接在所述第一电源线与所述第二电源线之间的主电流通路；
[0026]第二电阻器，所述第二电阻器在所述第一电源线与所述第二电源线之间与所述第一■晶体管的主电流通路串联连接;以及
[0027]第三晶体管，所述第三晶体管具有连接到在所述第二电阻器与所述第二晶体管之间的第二连接节点的控制电极，以及连接在所述第一晶体管的所述控制电极与所述第一电源线和所述第二电源线之一之间的主电流通路。
【附图说明】
[0028]图1是示出根据第一实施例的静电保护电路的视图。
[0029]图2是示出根据第二实施例的静电保护电路的视图。
[0030]图3是示出根据第三实施例的静电保护电路的视图。
[0031 ]图4是示出根据第四实施例的静电保护电路的视图。
[0032]图5是示出根据第五实施例的静电保护电路的视图。
【具体实施方式】
[0033]根据示例性实施例，提供了一种能够使ESD电涌充分地放电并且保护分流元件免于由于烧坏而受损的静电保护电路。
[0034]总体上，根据一个实施例，静电保护电路包括触发电路，该触发电路连接在第一电源线与第二电源线之间。该触发电路被配置为响应于在第一电源线和第二电源线上的电压波动而输出触发信号。分流元件连接在第一电源线与第二电源线之间，并且被配置为根据触发信号受控接通和关断。控制电路被配置为当流入分流元件的主电流通路的电流等级超过预定阈值时提供控制信号，控制电路在电流等级超过预定阈值时使得分流元件关断。
[0035]下文将参考附图来说明根据特定示例性实施例的静电保护电路。本公开内容不限于这些示例性实施例。
[0036](第一实施例)
[0037]图1是示出根据第一实施例的静电保护电路的视图。根据第一实施例的静电保护电路包括第一电源线14，其连接到第一电源端子10。例如，在正常操作模式中，将高电位侧的电源电压VCC施加到第一电源端子10。根据第一实施例的静电保护电路包括第二电源线16，其连接到第二电源端子12。例如，在正常操作模式中，将低电位侧的地电位VSS施加到第二电源端子12。通常，由在第一电源线14与第二电源线16之间的电压偏置的内部电路也连接到第一电源端子10和第二电源端子12;然而，内部电路未在图1中具体示出。
[0038]根据第一实施例的静电保护电路包括触发电路20，其连接在第一电源线14与第二电源线16之间。响应于在第一电源线14与第二电源线16之间的电压差，触发电路20输出触发信号。
[0039]根据第一实施例的静电保护电路包括分流电路50，其连接在第一电源线14与第二电源线16之间。分流电路50包括分流元件(未具体示出)，其例如由具有源极-漏极通路(主电流路径)的MOS晶体管构成，该源极-漏极通路连接在第一电源线14与第二电源线16之间。从触发电路20通过信号线24将触发信号提供给分流电路50。
[0040]根据第一实施例的静电保护电路包括过电流检测电路40，其在第一电源线14与第二电源线16之间与分流电路50串联连接。过电流检测电路40对流入分流电路50的电流进行检测，并且当此电流超过预定阈值时，电路40输出控制信号。
[0041]根据第一实施例的静电保护电路包括开关电路30。开关电路30响应于来自过电流检测电路40的控制信号(指示分流电路50中的电流超过阈值)而关断分流电路50。
[0042]在根据第一实施例的静电保护电路中，当流入分流电路50的电流超过预定电流值时，过电流检测电路40响应于此来操作开关电路30，以便关断分流电路50。通过此操作，可以保护分流电路50免于由于过电流而受损。考虑到分流电路50的分流元件的容许电流值，可以将过电流检测电路40做出响应的电流的值设定为任意值。例如，可以将由ESD保护标准(ESD protect1n standard)所定义的峰值电流设定为阈值。具体而言，当过电流检测电路40检测到流入分流电路50的电流超过如由ESD保护标准所定义的峰值电流时，过电流检测电路40关断分流电路50。例如，在人体模型(HBM法)ESD测试标准(ESD test standard)中，峰值电流被设定为I.33A(安培)。
[0043](第二实施例)
[0044]图2是示出根据第二实施例的静电保护电路的视图。根据第二实施例的静电保护电路包括触发电路20，其连接在第一电源线14与第二电源线16之间。触发电路20包括电容器21和电阻器22的串联电路。电容器21和电阻器22的公共连接节点23构成触发电路20的输出端。
[0045]例如，将由构成触发电路20的电容器21和电阻器22所构成的CR电路的时间常数设定为满足ESD测试标准的值。在ESD人体模型测试标准中，执行这种测试以使得10pF(皮法)电容器通过1.5kQ (千欧姆)的电阻器放电。因此，例如将触发电路20的时间常数设定为UiS(微秒)，其为在150nS (纳秒)的6倍与7倍之间的值，对应于在ESD测试标准中所使用的10pF的电容器和1.5kQ的电阻器的150nS(纳秒)的时间常数。将触发电路的时间常数设定为使得ESD电涌能够完全地放电的值。例如，在电容器21的值被设定为I pF并且电阻器22的值被设定为IMΩ的情况下，时间常数被设定为lyS。
[0046]触发电路20的公共连接节点23通过信号线24连接到分流电路50中的NMOS晶体管51的栅极。匪OS晶体管51的源极连接到第二电源线16。匪OS晶体管51的漏极通过电阻器46连接到第一电源线14。据此，NMOS晶体管51的源极-漏极通路(主电流路径)连接在第一电源线14与第二电源线16之间。
[0047]电阻器46和NMOS晶体管51的漏极的连接节点45连接到PMOS晶体管41的栅极。PMOS晶体管41的源极连接到第一电源线14，并且漏极通过电阻器43连接到第二电源线16。
[0048]PMOS晶体管41的漏极和电阻器43的连接节点44连接到匪OS晶体管31的栅极。NMOS晶体管31的源极连接到第二电源线16，并且漏极连接到NMOS晶体管51的栅极。
[0049]当相对于第二电源端12的正ESD电涌被施加到第一电源端子10时，瞬变电流流入触发电路20中。当由于此瞬变电流而产生的跨电阻器22的电压降超过NMOS晶体管51的阈值电压时，NMOS晶体管51被接通。通过接通NMOS晶体管51，在第一电源线14与第二电源线16之间形成ESD电涌的放电通路。
[0050]在匪OS晶体管51被接通之后，当由于流入NMOS晶体管51的源极-漏极通路的电流(漏极电流)而产生的跨电阻器46的电压降超过PMOS晶体管41的阈值时，PMOS晶体管41被接通。
[°°511 在PMOS晶体管41被接通后，当由于流入PMOS晶体管41的源极-漏极通路的电流(漏极电流)而产生的跨电阻器4 3的电压降超过匪O S晶体管31的阈值电压时，匪O S晶体管31被接通。当NMOS晶体管31被接通时，NMOS晶体管51的栅极的电位降低，NMOS晶体管51因而被关断。
[0052]根据第二实施例，当构成分流电路50的NMOS晶体管51的漏极电流超过预定阈值时，匪OS晶体管51将被关断。换言之，通过使用与NMOS晶体管51的漏极电流相对应的跨电阻器46的电压降，有可能检测到匪OS晶体管51的漏极电流超过预定电流值。对于PMOS晶体管41，根据所产生的跨电阻器的电压降来设定栅极-源极电压差。因此，根据跨电阻器46的电压来控制接通和关断PMOS晶体管41。
[0053]当PMOS晶体管41被接通时，接通匪OS晶体管31，将NMOS晶体管51的栅极连接到第二电源线16(其理论上在低侧或地电位)。因此，可以关断构成分流电路50的匪OS晶体管51，流入匪OS晶体管的过电流将停止流动，因而保护NMOS晶体管51免于可能由于过电流的延长流动而引起的损坏。因此，即使当触发电路20的时间常数被设定为足够长以使得ESD电涌完全地放电时，通过匪OS晶体管31结合过电流检测电路40的操作，也可以保护匪OS晶体管51免于受到由于过电流而引起的损坏。
[0054]例如通过考虑匪OS晶体管51的容许电流值和/或额定电流值，可以将用于关断匪OS晶体管51的电流的阈值设定为任意值。例如，可以将如由适当ESD标准(例如，人体模型)所定义的峰值电流设定为阈值。具体而言，当超过峰值电流的电流作为NMOS晶体管51的漏极电流流动时，可以设定电阻器46的电阻值，以便根据跨电阻器46的电压降来接通PMOS晶体管41。
[0055](第三实施例)
[0056]图3是示出根据第三实施例的静电保护电路的视图。在根据第三实施例的静电保护电路中，缓冲电路60连接在触发电路20的公共连接节点23(在电容器21与电阻器22之间)与匪OS晶体管51的栅极之间。如图3所示的缓冲电路60包括串联连接的两个反相器61、62(两个反相器级)。反相器61、反相器62例如可以是CMOS反相器。来自触发电路20的触发信号由缓冲电路60进行波形整形并放大，并且最终被提供给NMOS晶体管51的栅极。
[0057]在第三实施例中，触发信号通过缓冲电路60被提供给匪OS晶体管51的栅极。通过利用缓冲电路60放大触发信号，并将此经放大的触发信号提供给NMOS晶体管51，增强了触发信号的驱动能力，并且可以增大匪OS晶体管51的电流电量。据此，可以增强ESD电涌的放电能力。
[0058](第四实施例)
[0059]图4是示出根据第四实施例的静电保护电路的视图。根据第四实施例的静电保护电路包括分流电路50中的PMOS晶体管52 JMOS晶体管52的源极连接到第一电源线14 JMOS晶体管52的漏极通过电阻器46连接到第二电源线16。据此，PMOS晶体管52的源极-漏极通路(主电流路径)连接在第一电源线14与第二电源线16之间。
[0060]在电阻器46与PMOS晶体管52的漏极之间的连接节点45连接到匪OS晶体管42的栅极。NMOS晶体管42的源极连接到第二电源线16，并且漏极通过电阻器43连接到第一电源线14ο
[0061 ]在匪OS晶体管42的漏极与电阻器43之间的连接节点44连接到PMOS晶体管32的栅极。PMOS晶体管32的源极连接到第一电源线14，并且漏极连接到PMOS晶体管52的栅极。
[0062]当相对于第二电源端子12的正ESD电涌被施加到第一电源端子10时，瞬变电流流入触发电路20中。当由于此瞬变电流而产生的跨电阻器22的电压降超过PMOS晶体管52的阈值电压时，PMOS晶体管52被接通。通过接通PMOS晶体管5 2，在第一电源线14与第二电源线16之间形成ESD电涌的放电通路。
[0063]当由于流入PMOS晶体管52的源极-漏极通路的电流(PM0S晶体管52的漏极电流)而产生的跨电阻器46的电压降超过NMOS晶体管42的阈值时，NMOS晶体管42被接通。
[0064I当由于流入NMOS晶体管42的源极-漏极通路的电流(匪OS晶体管42的漏极电流)而产生的跨电阻器43的电压降超过开关电路30中的PMOS晶体管32的阈值电压时，PMOS晶体管32被接通。当PMOS晶体管32被接通时，PMOS晶体管52的栅极的电位升高，导致PMOS晶体管52被关断。
[0065]根据第四实施例，当PMOS晶体管52的漏极电流超过预定阈值时，可以控制关断PMOS晶体管52。换言之，通过使用电阻器46，可能检测到PMOS晶体管52的漏极电流超过预定电流值，电阻器46根据PMOS晶体管52的漏极电流而产生电压降。对于NMOS晶体管42，根据所产生的跨电阻器46的电压来设定栅极-源极电压差。因此，根据跨电阻器46的电压来控制接通/关断NMOS晶体管42。
[0066]当匪OS晶体管42被接通时，通过接通构成开关电路30的PMOS晶体管32，可以避免过电流不断地流入构成分流电路50的PMOS晶体管52中的情形，因而保护PMOS晶体管52免于受损。
[0067]考虑到PMOS晶体管52的容许电流值，可以将用于关断PMOS晶体管52的电流的阈值设定为任意值。例如，可以将由适当ESD标准(例如，人体模型)所定义的峰值电流设定为阈值。具体而言，可以设定电阻器46的电阻值和峰值电流，以便根据跨电阻器46的电压来接通NMOS晶体管42。
[0068](第五实施例)
[0069]图5是示出根据第五实施例的静电保护电路的视图。在根据第五实施例的静电保护电路中，触发电路20的触发信号通过缓冲电路60被提供给PMOS晶体管52的栅极。触发电路20的触发信号被缓冲电路60放大，并且被提供给PMOS晶体管52。经放大的触发信号提供了用于操作PMOS晶体管的增强的驱动能力。因此，可以增大PMOS晶体管52的电流电量。据此，可以增强ESD电涌的放电能力。
[0070]作为分流晶体管，可以使用具有高耐受电压的双扩散MOS(DMOS)晶体管。此外，可以将双极型晶体管用作分流晶体管。
[0071]尽管已经说明了一些实施例，但是仅以举例的方式给出这些实施例，而并非旨在限制本公开内容的范围。实际上，可以以多种其它形式来实施本文所述的新颖实施例；此夕卜，在不脱离本发明的精神的情况下，可以以本文所述实施例的形式做出各种省略、替换和改变。所附权利要求书及其等效方案旨在涵盖落入本公开内容的范围和精神内的这些形式或变形。
【主权项】
1.一种静电保护电路，包括: 触发电路，所述触发电路被连接在第一电源线与第二电源线之间，并且被配置为响应于在所述第一电源线和所述第二电源线上的电压波动而输出触发信号； 分流元件，所述分流元件被连接在所述第一电源线与所述第二电源线之间，并且被配置为根据所述触发信号而被接通和关断；以及 控制电路，所述控制电路被配置为当流过所述分流元件的电流的电流等级超过预定阈值时提供控制信号，所述控制信号在所述电流等级超过所述预定阈值时使得所述分流元件被关断。2.根据权利要求1所述的静电保护电路，其中，所述控制电路包括: 电阻器，所述电阻器在所述第一电源线与所述第二电源线之间与所述分流元件的主电流通路串联连接，以及 MOS晶体管，所述MOS晶体管具有连接到位于所述电阻器与所述分流元件之间的节点的栅极，以及连接到所述第一电源线和所述第二电源线中一个源极线的源极。3.根据权利要求1所述的静电保护电路，还包括: 缓冲电路，所述缓冲电路连接在所述触发电路与所述分流元件之间，其中， 所述触发信号通过缓冲电路提供给所述分流元件。4.根据权利要求1所述的静电保护电路，其中，所述控制电路包括: 第一电阻器，所述第一电阻器在所述第一电源线与所述第二电源线之间与所述分流元件的主电流通路串联连接，以及 第一 MOS晶体管，所述第一 MOS晶体管具有连接到位于所述第一电阻器与所述分流元件之间的连接节点的栅极，以及连接到所述第一电源线和所述第二电源线中的一个电源线的源极;并且 所述控制信号被提供给第二 MOS晶体管的栅极，所述第二 MOS晶体管具有连接在所述分流元件的控制电极与所述第一电源线和所述第二电源线中一个电源线之间的主电流通路，所述控制信号使得所述第二 MOS晶体管将所述控制电极连接到所述第一电源线和所述第二电源线中的一个电源线，以使得所述分流元件关断。5.根据权利要求1所述的静电保护电路，其中， 所述分流元件是第一 η沟道晶体管， 所述控制电路包括: 第一电阻器，所述第一电阻器连接在所述第一电源线与所述第一 η沟道晶体管的漏极之间， P沟道晶体管，所述P沟道晶体管具有:连接到位于所述分流元件与所述第一电阻器之间的连接节点的栅极;连接到所述第一电源线的源极；以及连接到第二电阻器的漏极，所述第二电阻器连接到所述第二电源线，并且 在所述P沟道晶体管与所述第二电阻器之间的节点被连接到第二 η沟道晶体管的栅极，所述第二 η沟道晶体管具有连接到所述第一 η沟道晶体管的栅极的漏极以及被连接到所述第二电源线的源极。6.根据权利要求5所述的静电保护电路，还包括: 第一反相器和第二反相器，所述第一反相器和所述第二反相器在所述触发电路与所述第一η沟道晶体管的栅极之间串联连接，其中，所述触发信号通过所述第一反相器和所述第二反相器提供给所述第一 η沟道晶体管的栅极。7.根据权利要求1所述的静电保护电路，其中， 所述分流元件是第一 P沟道晶体管， 所述控制电路包括: 第一电阻器，所述第一电阻器连接在所述第二电源线与所述第一 P沟道晶体管的漏极之间，以及 η沟道晶体管，所述η沟道晶体管具有:连接到位于所述分流元件与所述第一电阻器之间的连接节点的栅极;连接到所述第二电源线的源极；以及连接到第二电阻器的漏极，所述第二电阻器被连接到所述第一电源线，并且 在所述η沟道晶体管与所述第二电阻器之间的节点被连接到第二 P沟道晶体管的栅极，所述第二 P沟道晶体管具有连接到所述第一 η沟道晶体管的栅极的漏极以及被连接到所述第一电源线的源极。8.根据权利要求7所述的静电保护电路，还包括: 第一反相器和第二反相器，所述第一反相器和所述第二反相器在所述触发电路与所述第一P沟道晶体管的栅极之间串联连接，其中，所述触发信号通过所述第一反相器和所述第二反相器提供给所述第一 P沟道晶体管的栅极。9.根据权利要求1所述的静电保护电路，其中，所述触发电路包括电容器和电阻器，所述电容器和所述电阻器在所述第一电源线与所述第二电源线之间串联连接。10.根据权利要求9所述的静电保护电路，其中，所述电容器连接到所述第一电源线，并且所述电阻器连接到所述第二电源线。11.根据权利要求1所述的静电保护电路，其中，所述分流元件是双极型晶体管。12.根据权利要求1所述的静电保护电路，其中，所述分流元件是双扩散MOS晶体管。13.一种静电保护电路，包括: 触发电路，所述触发电路包括在第一电源线与第二电源线之间串联连接的电容器和第一电阻器； 第一 MOS晶体管，所述第一 MOS晶体管具有连接在所述第一电源线与所述第二电源线之间的源极-漏极通路，以及连接到在所述电容器与所述第一电阻器之间的连接节点的栅极； 第二电阻器，所述第二电阻器在所述第一电源线与所述第二电源线之间与所述第一MOS晶体管的源极-漏极通路串联连接； 第二 MOS晶体管，所述第二 MOS晶体管具有连接到位于所述第二电阻器与所述第一 MOS晶体管之间的连接节点的栅极，以及被连接在所述第一电源线与所述第二电源线之间的源极-漏极通路； 第三电阻器，所述第三电阻器在所述第一电源线与所述第二电源线之间与所述第二MOS晶体管的源极-漏极通路串联连接；以及 第三MOS晶体管，所述第三MOS晶体管具有连接到在所述第三电阻器与所述第二 MOS晶体管之间的连接节点的栅极，以及连接在所述第一 MOS晶体管的栅极与所述第一电源线和所述第二电源线中的一个电源线之间的源极-漏极通路。14.根据权利要求13所述的静电保护电路，还包括: 缓冲电路，所述缓冲电路连接在所述第一 MOS晶体管的栅极与位于所述第一电阻器与所述电容器之间的连接节点之间。15.根据权利要求13所述的静电保护电路，其中， 所述第一 MOS晶体管是NMOS晶体管， 所述第二 MOS晶体管是PMOS晶体管， 所述第三MOS晶体管是PMOS晶体管。16.根据权利要求13所述的静电保护电路，其中， 所述第一 MOS晶体管是PMOS晶体管， 所述第二 MOS晶体管是NMOS晶体管， 所述第三MOS晶体管是NMOS晶体管。17.—种静电保护电路，包括: 触发电路，所述触发电路连接在第一电源线与第二电源线之间，并且被配置为响应于在所述第一电源线和所述第二电源线上的电压波动而输出触发信号； 第一晶体管，所述第一晶体管具有连接在所述第一电源线与所述第二电源线之间的主电流通路，以及连接到所述触发电路的控制电极； 第一电阻器，所述第一电阻器在所述第一电源线与所述第二电源线之间与所述第一晶体管的主电流通路串联连接； 第二晶体管，所述第二晶体管具有被连接到在所述第一电阻器与所述第一晶体管之间的第一连接节点的控制电极，以及连接在所述第一电源线与所述第二电源线之间的主电流通路； 第二电阻器，所述第二电阻器在所述第一电源线与所述第二电源线之间与所述第二晶体管的主电流通路串联连接;以及 第三晶体管，所述第三晶体管具有连接到位于所述第二电阻器与所述第二晶体管之间的第二连接节点的控制电极，以及连接在所述第一晶体管的所述控制电极与所述第一电源线和所述第二电源线中的一个电源线之间的主电流通路。18.根据权利要求17所述的静电保护电路，其中， 所述第三晶体管的主电流通路连接在所述第一晶体管的所述控制电极与所述第二电源线之间，并且 所述第一电阻器位于所述第一连接节点与所述第一电源线之间。19.根据权利要求17所述的静电保护电路，还包括一对CMOS反相器，所述CMOS反相器串联连接在所述触发电路与所述第一晶体管的所述控制电极之间。20.根据权利要求17所述的静电保护电路，其中， 所述第一晶体管是PMOS晶体管， 所述第二晶体管是NMOS晶体管，并且 所述第三晶体管是NMOS晶体管。
【文档编号】H01L27/02GK105938815SQ201610104038
【公开日】2016年9月14日
【申请日】2016年2月25日
【发明人】加藤洋, 加藤一洋
【申请人】株式会社东芝