静电保护电路以及半导体集成电路装置的制造方法
【技术领域】
[0001]本发明涉及一种通过ESD(Electro-static Discharge:静电释放)来对半导体集成电路装置进行保护的静电保护电路。而且，本发明涉及一种内置了这种静电保护电路的半导体集成电路装置。
【背景技术】
[0002]在半导体集成电路装置中，为了防止由静电造成的内部电路，设置了静电保护电路。一般而言，静电保护电路被连接在被供给有高电位侧的电位的第一端子和被供给有低电位侧的电位的第二端子之间。例如，当通过静电的放电而使正电荷被施加于第一端子时，由于正电荷经由静电保护电路而向第二端子释放出，因此，能够在未对内部电路施加过大的电压的情况下防止内部电路的破坏。
[0003]作为相关技术，在专利文献I中，公开了一种静电放电保护电路，该静电放电保护电路的目的在于，使由静电放电产生的电荷充分放电，并且在通常工作时去除噪声。该静电放电保护电路具备:通过与直流电源连接从而成为第一电位的第一电源线以及成为与第一电位相比较低的第二电位的第二电源线；时间常数电路，其由被串联连接在第一电源线与第二电源线之间的电容器以及具有负阈值电压的第一N沟道晶体管构成；逆变器，其输入侧被连接在电容器与第一 N沟道晶体管的连接节点上，输出侧与第一 N沟道晶体管的栅极相连接；第二 N沟道晶体管，其被连接在第一电源线与第二电源线之间，栅极被间接地连接在电容器与第一 N沟道晶体管的连接节点，随着由该连接节点的电位的上升而导致的栅极的电位上升而导通。
[0004]在该静电放电保护电路中，在随着ESD事件的产生的情况下，电容器与第一 N沟道晶体管的连接节点的电位急速上升，低电位的信号从逆变器被输出。该低电位的信号被输入第一 N沟道晶体管的栅极。因此，第一 N沟道晶体管的导通电阻的值较大，因此，第一 N沟道晶体管起到了与电容器一起构成CR时间常数电路的高电阻的作用。另外，该低电位的信号被间接地输入第二 N沟道晶体管的栅极中，第二 N沟道晶体管成为导通状态，并能够使由ESD事件导致的浪涌电流逃逸。
[0005]如此，在专利文献I的发明中，以与由电容器所具有的容量值与第一 N沟道晶体管所具有的导通电阻的值(通过低电位的信号的输入，例如，数个ΜΩ的指令值)之间的乘积决定的时间常数CR的值相对应的时间内，第二 N沟道晶体管成为导通状态，其间，使由ESD事件导致的浪涌电流放电。
[0006]但是，在专利文献I的图1所示的静电放电保护电路中，是否开始保护工作，并不是由被施加在时间常数电路11上的电压的大小决定的，而是由被施加在时间常数电路11上的电压的上升的急剧程度决定的。因此，当设定时间常数，以获得相对于静电的放电的充分的保护特性时，也有可能在通常工作时，当电源电压急剧上升时开始保护工作。
[0007]另外，电源线间相连接的N沟道晶体管14的导通时间由时间常数电路11的时间常数决定。因此，例如，在短时间内连续发生多个ESD事件的情况下，由于在时间常数电路11的电容器Ila被充电的状态下通过再次的静电的放电而使电荷还被蓄积在半导体集成电路装置中，因此，在被蓄积的电荷未被充分放电的时间点，N沟道晶体管14成为断开状态，从而使内部电路有可能达到破坏程度。
[0008]而且，虽然在时间常数电路11中使用了具有负阈值电压的N沟道晶体管11b，但是，为了形成这种特殊的晶体管，半导体集成电路装置的制造工序变得复杂，难以避免成本的上升。
[0009]专利文献I日本特开2009-182119号公报(0014-0016段、图1)
【发明内容】
[0010]因此，鉴于上述问题，本发明的目的之一在于，通过简单的电路结构，提供一种在通常工作时不会误工作的情况下相对于静电的放电而获得充分的保护特性的静电保护电路。
[0011]为了解决以上的问题，本发明的第一观点所涉及的静电保护电路经由第一节点而被连接在被供给有第一电位的第一端子上，并且，经由第二节点而被连接在被供给有与所述第一电位相比低电位的第二电位的第二端子上，在半导体集成电路装置中，包括在第三节点处相互连接的第一阻抗元件及箝位元件，且具备:串联电路，其本连接在第一节点与第二节点之间，第一晶体管，其随着第一阻抗元件上产生的电压的上升而导通；至少一个阻抗元件，其被连接在第四节点与第一节点及第二节点中的一个几点之间，且包括第二阻抗元件；第二晶体管，其随着第二阻抗元件上产生的电压的上升而导通，并使流向第一阻抗元件的电流增加；放电电路，其在第二晶体管处于导通状态时，使电流从第一节点流向第二节点。
[0012]根据本发明的第一观点，在第一晶体管以及第二晶体管从断开状态转变为导通状态时，根据第一节点和第二节点之间的电压是否在工作开始电压以上来决定转变条件。另一方面，当第一晶体管以及第二晶体管一旦成为导通状态时，即使第一节点和第二节点之间的电压小于工作开始电压，第一晶体管以及第二晶体管也会持续保持导通状态。
[0013]因此，即使在通常使用时通过电源输入而使电源电压急剧上升的情况下，如果第一节点与第二节点之间之间的电压小于工作开始电压，则静电保护电路也不会开始保护工作。另外，当通过静电的放电而使静电保护电路暂时保护工作时，到第一节点与第二节点之间的电压变得足够小为止，静电保护电路继续进行保护工作。如此，根据本发明的第一观点，通过简单的电路结构，提供一种在通常工作时不会误工作的情况下相对于静电的放电而获得充分的保护特性的静电保护电路。
[0014]在此，箝位元件至少包含二极管、栅极被连接于漏极或源极的P沟道晶体管或N沟道晶体管中的至少一个。通过从这些装置中选择适当的装置，或者对多个装置进行组合，从而能够自由设定工作开始电压。
[0015]在本发明的第二观点所涉及的静电保护电路中，在本发明的第一观点所涉及的静电保护电路，还具备检测电路，所述检测电路在检测出第二晶体管处于导通状态的情况时，激活输出信号，放电电路在检测电路的输出信号被激活时，使电流从第一节点流向第二节点。根据本发明的第二观点，也能够实现与本发明的第一观点同样的效果。
[0016]在本发明的第二观点所涉及的静电保护电路中，本发明的第三观点所涉及的静电保护电路还具备至少一个阻抗元件，所述至少一个阻抗元件被连接在第四节点与第五节点之间，并包括第三阻抗元件，第二阻抗元件被连接在第五节点、与所述第一节点以及第二节点中的另一个节点之间，包括第三阻抗元件在内的至少一个阻抗元件以及第二阻抗元件构成分压电路，分压电路对第四节点、与所述第一节点以及第二节点中的另一个节点之间的电压进行分压。根据本发明的第三观点，在通过静电的放电而使静电保护电路实施保护工作期间，能够将第一节点与第二节点之间的电压保持在预定值上。
[0017]本发明的第三观点所涉及的静电保护电路还可以采用如下方式，S卩，还具备电容器，所述电容器与所述箝位元件并联连接。由此，由于对于急剧的ESD事件，静电保护电路将迅速开始保护工作，因此，能够切实地将浪涌电流释放。另外，即使由于低频率的噪声等而使电源电压上升，静电保护电路也将切实地开始保护工作，并能够抑制电源电压的上升。另一方面，电容器由于作为噪声滤波器而发挥功能，因此，即使在通常工作时从外部接受到外部噪声等的情况下，也不会使静电保护电路过度工作而导致电源电压下降。
[0018]在本发明的第三观点所涉及的静电保护电路中，也可以采用如下的方式，S卩，分压电路还包含第三晶体管，所述第三晶体管与第三阻抗元件并联连接，并在检测电路的输出信号被激活时导通。由此，当通过静电的放电而使静电保护电路暂时开始保护工作时，由于分压电路中的分压比上升，因此，第一节点和第二节点之间的电压下降，从而使相对于致使半导体集成电路装置的内部电路达到破坏程度的电压的容限将增加，从而提高了静电耐受量。
[0019]或者，也可以采用如下的方式，S卩，分压电路包括:多个阻抗元件，其被串联连接在第四节点与第五节点之间；至少一个晶体管，其与上述阻抗元件中的至少一个并联连接，并在检测电路的输出信号被激活时导通。由此，在上述效果的基础上，能够细致地自由设定静电保护电路的电流-电压特性。
[0020]另外，也可以采用如下的方式，S卩，第三阻抗元件、或者多个阻抗元件的每一个至少包括电阻元件、二极管、栅极与漏极或者源极相连接的P沟道晶体管或者N沟道晶体管中的至少一个。通过从这些装置中选择适当的装置或者，对多个装置进行组合，从而能够自由设定静电保护电路的两端之间的电压，并且，能够提供一种不容易受到工艺偏差的影响的静电保护电路。
[0021]而且，也可以采用如下的方式，S卩，第一阻抗元件包括电阻元件和P沟道晶体管中的至少一个，所述电阻元件被连接在第一节点与第三节点之间，所述P沟道晶体管具有与第一节点相连接的源极、与第三节点相连接的漏极、以及与第二节点相连接的栅极，第二阻抗元件包括电阻元件和N沟道晶体管中的一个，所述电阻元件被连接在第五节点与第二节点之间，所述N沟道晶体管具有与第五节点相连接的漏极、与第二节点相连接的源极、以及与第一节点相连接的栅极。
[0022]在作为第一阻抗元件或者第二阻抗元件而使用电阻元件的情况下，由于电阻元件的电阻值固定，因此，能够容易地设定第一晶体管或者第二晶体管的导通条件。另一方面，在作为第一阻抗元件或者第二阻抗元件而使用晶体管的情况下，由于在第一节点与第二节点之间的电压减少时晶体管的导通电阻增加，因此，能够防止第一晶体管或者第二晶体管在保护工作的中途断开。
[0023]在该情况下，第一晶体管包括P沟道晶体管，所述P沟道晶体管具有与第一节点相连接的源极、与第四节点相连接的漏极、以及与第三节点相连接的栅极，通过使P沟道晶体管随着第一节点与第三节点之间的电压的上升而导通，从而电压被施加于分压电路上。由此，当工作开始电压以上的电压被施加在第一节点和第二节点之间，第一节点和第三节点之间的电压成为P沟道晶体管的阈值电压以上时，P沟道晶体管导通，第一节点和第二节点之间的电压被施加在分压电路上。
[0024]另外，也可以采用如下的方式，即，第二晶体管包括N沟道晶体管，所述N沟道晶体管具有与第三节点相连接的漏极、与第二节点相连接的源极、以及与第五节点相连接的栅极，通过使N沟道晶体管随着第五节点与第二节点之间的电压的上升而导通，检测电路的输出信号被激活。由此，当通过分压电路而被分压的电压成为N沟道晶体管的阈值电压以上时，由于N沟道晶体管导通，检测电路的输出信号被激活，因此，开始了由静电保护电路实施的保护工作。
[0025]在本发明的第二观点或者第三观点所涉及的静电保护电路中，还可以采用如下方式，即，检测电路包括逆变器，所述逆变器具有被供给有第三节点的电位的输入端子，当第一阻抗元件上产生的电压相对于第一节点与第二节点之间的电压而大于预定的比例时，激活输出信号。通过在检测电路中使用逆变器，从而能够通过简单的电路结构，对第三节点的电位是高电位还是低电位进行检测。
[0026]另外，放电电路具有N沟道晶体管和NPN晶体管中的一个，所述N沟道晶体管具有与第一节点相连接的漏极、与第二节点相连接的源极、以及被供给有检测电路的输出信号的栅极，所述NPN晶体管具有与第一节点相连接的集电极、与第二节点相连接的发射极、以及被供给有检测电路的输出信号的基极。N沟道晶体管或者NPN晶体管能够不经由阱而形成在P型半导体基板上，特性优异。
[0027]而且，本发明的一个的观点所涉及的半导体集成电路装置还具备本发明的任一个观点所涉及的静电保护电路。由此，在各种半导体集成电路装置中，能够防止由静电的放电导致的内部电路的破坏。
【附图说明】
[0028]图1为表示内置静电保护电路的半导体集成电路装置的结构示例的电路图。
[0029]图2为表示内置静电保护电路的半导体集成电路装置的结构示例的电路图。
[0030]图3为表示本发明的第一实施方式所涉及的静电保护电路的结构示例的电路图。
[0031]图4为表示本发明的第二实施方式所涉及的静电保护电路的结构示例的电路图。
[0032]图5为表示本发明的第三实施方式所涉及的静电保护电路的结构示例的电路图。
[0033]图6为表示本发明的第四实施方式所涉及的静电保护电路的结构示例的电路图。
[0034]图7为表示人体模型中的静电放电的电流波形的图。
[0035]图8为表示图6所示的静电保护电路中的电流波形以及电压波形的图。
[0036]图9为表示图6所示的静电保护电路中的电流波形以及电压波形的图。
[0037]图10为表示比较例的静电保护电路中的电流波形以及电压波形的图。
[0038]图11为表示比较例的静电保护电路中的电流波形以及电压波形的图。
[0039]图12为表示本发明的第五实施方式所涉及的静电保护电路的结构示例的电路图。
[0040]图13为表示应用了图12所示的静电保护电路时的1-V特性的图。
[0041]图14为表示应用了现有的静电保护电路时的1-V特性的图。
[0042]图15为表示本发明的第六实施方式所涉及的静电保护电路的结构示例的电路图。
[0043]图16为表示应用了图15所示的静电保护电路时的1-V特性的图。
[0044]图17为表示本发明的第七实施方式所涉及的静电保护电路的结构示例的电路图。
[0045]图18为表示本发明的第八实施方式所涉及的静电保护电路的结构示例的电路图。
[0046]图19为表示本发明的第九实施方式所涉及的静电保护电路的结构示例的电路图。
[0047]图20为表示本发明的第十实施方式所涉及的静电保护电路的结构示例的电路图。
[0048]图21为表示除了电阻元件以外可使用