。
[0233]当代替电阻元件R3而使用晶体管QN2时的静电保护电路1c的保持电压Vh通过下式(12)而被拟合。
[0234]VhN Vth _+V順…(12)
[0235]在此，VthQN1A晶体管QNlO的阈值电压，V_2为晶体管QN2的击穿电压。
[0236]在公式(3)中，保持电压Vh相对于晶体管QNlO的阈值电压Vth _的偏差具有(R2+R3)/R2倍的偏差。相对于此，公式(12)中的保持电压Vh的偏差成为晶体管QNlO的阈值电压Vthemc^偏差与晶体管QN2的击穿电压V BQN2的偏差之和。因此，能够提供相对于晶体管QNlO的阈值电压Vth_的偏差而保持电压V ^变动较少的静电保护电路。
[0237]图21 (g)表示阻抗元件包含多个相同装置的示例。该阻抗元件为使三个二极管D3至二极管D5串联连接的元件，二极管D3的阳极与高电位侧的节点N+连接，二极管D5的阴极与低电位侧的节点N-连接。例如，在图6所示的第四实施方式所涉及的静电保护电路1c中，能够用这些二极管D3至二极管D5代替电阻元件R3。
[0238]在图6中，当高电压被施加于节点NI与节点N2之间，节点NI与节点N3之间的电压上升而成为晶体管QPlO的阈值电压以上时，晶体管QPlO导通。当通过从晶体管QPlO施加的电压而使正向电流流向二极管D3至二极管D5时，电流也流向电阻元件R2，节点N5与节点N2之间的电压从OV上升。
[0239]当代替电阻元件R3而使用二极管D3至二极管D5时的静电保护电路1c的保持电压％通过下式(13)而被拟合。
[0240]VhN Vth QN10+VFD3+VFD4+VFD5 …(13)
[0241]在此，VthQN1A晶体管QNlO的阈值电压，Vfd3为二极管D3的正向电压，V FD4为二极管D4的正向电压，Vfd5为二极管D5的正向电压。如公式(13)所示，静电保护电路1c的保持电压据被串联连接的二极管的数量而能够自由设定。另外，由于二极管D2的正向电压Vfd2的量产偏差较小，因此，能够提供相对于晶体管QNlO的阈值电压Vth Q■的偏差而保持电压％的变动较少的静电保护电路。
[0242]图21 (h)表示阻抗元件包含多个不同的装置的示例。该阻抗元件为使二极管D6与电阻元件R7串联连接的元件，二极管D6的阴极与高电位侧的节点N+连接，电阻元件R7的一端与低电位侧的节点N-连接。例如，在图6所示的第四实施方式所涉及的静电保护电路1c中，能够用该二极管D6以及电阻元件R7代替电阻元件R3。
[0243]在图6中，当高电压施加于节点NI与节点N2之间，节点NI与节点N3之间的电压上升而成为晶体管QPlO的阈值电压以上时，晶体管QPlO导通。当通过从晶体管QPlO施加的电压而使二极管D6击穿时，电流流向电阻元件R7以及电阻元件R2，节点N5与节点N2之间的电压从OV上升。
[0244]当代替电阻元件R3而使用二极管D6以及电阻元件R7时的静电保护电路1c的保持电压％通过下式(14)而被拟合。
[0245]VhN Vth _X (R2+R7) /R2+Vbd6...(14)
[0246]在此，Vth_^晶体管QNlO的阈值电压，R 2为电阻元件R2的电阻值，R 7为电阻元件R7的电阻值，Vbd6为二极管D6的击穿电压。如公式(14)所示，通过选择电阻元件R2以及电阻元件R7的电阻值，能够设定所期望的保持电压VH。另外，由于二极管D6的击穿电压Vbd6的偏差与晶体管QNlO的阈值电压Vth _的偏差相比较小，因此，与仅使用电阻兀件的情况相比，能够提供保持电压变动较少的静电保护电路。
[0247]如此，通过从电阻元件或二极管或晶体管中选择适当的装置，或者，通过对多个装置进行组合，能够自由设定静电保护电路的两端之间的电压爸自由并且，能够提高不容易受到工艺偏差的影响的静电保护电路。
[0248]箝位元件的示例
[0249]在本发明的各实施方式中，图21 (a)至图21 (g)所示的元件能够还能够作为箝位元件11来使用。
[0250]在将图21 (a)所示的二极管Dl作为箝位元件11来使用的情况下，箝位电压成为二极管Dl的击穿电压VBD1。另外，在将图21(b)所示的二极管D2作为箝位元件11来使用的情况下，箝位电压成为二极管D2的正向电压VFD2。
[0251]在将图21(c)所示的P沟道MOS晶体管QPl作为箝位元件11来使用的情况下，箝位电压成为晶体管QPl的阈值电压VthQP1。另外，在将图21(d)所示的P沟道MOS晶体管QP2作为箝位元件11来使用的情况下，箝位电压成为晶体管QP2的击穿电压VBQP2。
[0252]在将图21 (e)所示的N沟道MOS晶体管QNl作为箝位元件11来使用的情况下，箝位电压成为晶体管QNl的阈值电压VthQN1。另外，在将图21 (f)所示的N沟道MOS晶体管QN2作为箝位元件11来使用的情况下，箝位电压成为晶体管QN2的击穿电压VBQN2。
[0253]如图21(g)所示，箝位元件也可以具有多个相同的装置。在将图21(g)所示的二极管D3至二极管D5作为箝位元件11来使用的情况下，箝位电压成为二极管D3的正向电压Vfd3与二极管D4的正向电压V FD4与二极管D5的正向电压V FD5之和。或者，箝位元件也可以包含多个不同的装置。如此，通过从二极管或晶体管中选择适当的装置，或者，通过对多个装置进行组合，从而能够自由地设定工作开始电压。
[0254]放电电路的示例
[0255]在本发明的各实施方式所涉及的静电保护电路的放电电路中，除了 MOS晶体管(Metal Oxide Semiconductor FET:金属氧化膜型场效应晶体管)之外，能够使用具有使电流流动的功能并具有对电流进行导通/断开控制的端子的三端子元件或电路等。
[0256]作为三端子元件，可以举出结型场效应晶体管(Junct1n FET)、金属半导体形场效应晶体管(Metal Semiconductor FET)、双极型晶体管、以及可控娃等。这些三端子元件不仅作为放电电路来使用，还可以作为其他MOS晶体管的替代品来使用。
[0257]图22为表示在放电电路中除了 MOS晶体管以外还可使用的三端子元件的示例的图。并且，在图22中，“NS”表示被供给有对电流进行导通/断开控制的信号的节点。
[0258]在本发明的第一实施方式、第三实施方式至第八实施方式以及第十实施方式中，代替放电电路12的N沟道MOS晶体管QN12，能够使用图22 (a)所示的NPN双极型晶体管。该NPN双极型晶体管具有与节点NI相连接的集电极、与节点N2相连接的发射极、与节点NS相连接的基极。
[0259]在本发明的第二实施方式以及第九实施方式中，代替放电电路12a或者12h的P沟道MOS晶体管QP12，能够使用图22 (b)所示的PNP双极型晶体管。该PNP双极型晶体管具有与节点NI相连接的发射极、与节点N2相连接的集电极、与节点NS相连接的基极。
[0260]本发明不仅限定于以上说明的实施方式，还能够由在该技术领域具有普通知识的人，在本发明的技术思想内进行多种变形。
[0261]符号说明
[0262]1、2…二极管、3、4…电源配线、10、10a?1i…静电保护电路、11...箝位元件、12、12a、12h...放电电路、13、13i…检测电路、20...内部电路、Pl、P2…电源端子、P3...信号端子、Rl?R7…电阻元件、Cl…电容器、QPl?QP42…P沟道MOS晶体管、QNl?QN42…N沟道MOS晶体管、Dl?D6…二极管。
【主权项】
1.一种静电保护电路，其特征在于，经由第一节点而被连接在被供给有第一电位的第一端子上，并且，经由第二节点而被连接在被供给有与所述第一电位相比为低电位的第二电位的第二端子上，所述静电保护电路具备: 第一阻抗元件，其一端与所述第一节点及所述第二节点中的一个节点相连接，另一端与第三节点相连接； 箝位元件，其一端与所述第三节点相连接，另一端与所述第一节点及所述第二节点中的另一个节点相连接； 第一晶体管，其被连接在所述第一节点以及第二节点中的一个节点与第四节点之间，并随着所述第一阻抗元件上产生的电压的上升而导通； 至少一个阻抗元件，其被连接在所述第四节点与所述第一节点以及第二节点中的另一个节点之间，并包括第二阻抗元件； 第二晶体管，其随着所述第二阻抗元件上产生的电压的上升而导通，并使流向所述第一阻抗元件的电流增加； 放电电路，其在所述第二晶体管处于导通状态时，使电流从所述第一节点流向所述第二节点。
2.如权利要求1所述的静电保护电路，其特征在于， 所述箝位元件至少包括二极管、栅极被连接于漏极或源极上的P沟道晶体管或者N沟道晶体管中的至少一个。
3.如权利要求1或2所述的静电保护电路，其特征在于， 还具备检测电路，所述检测电路在检测出所述第二晶体管处于导通状态的情况时，激活输出信号， 所述放电电路在所述检测电路的输出信号被激活时，使电流从所述第一节点流向所述第二节点。
4.如权利要求3所述的静电保护电路，其特征在于， 还具备至少一个阻抗元件，所述至少一个阻抗元件被连接在所述第四节点与第五节点之间，并包括第三阻抗元件， 所述第二阻抗元件被连接在所述第五节点、与所述第一节点以及第二节点中的另一个节点之间，包括所述第三阻抗元件在内的至少一个阻抗元件以及所述第二阻抗元件构成分压电路，所述分压电路对所述第四节点与所述第一节点以及第二节点中的另一个节点之间的电压进行分压。
5.如权利要求4所述的静电保护电路，其特征在于， 还具备电容器，所述电容器与所述箝位元件并联连接。
6.如权利要求4或5所述的静电保护电路，其特征在于， 所述分压电路还包含第三晶体管，所述第三晶体管与所述第三阻抗元件并联连接，并在所述检测电路的输出信号被激活时导通。
7.如权利要求4或5所述的静电保护电路，其特征在于， 所述分压电路包括: 多个阻抗元件，其被串联连接在所述第四节点与所述第五节点之间； 至少一个晶体管，其与所述多个阻抗元件中的至少一个并联连接，并在所述检测电路的输出信号被激活时导通。
8.如权利要求4或5中的任一项所述静电保护电路，其特征在于， 所述第三阻抗元件、或者所述多个阻抗元件的每一个至少包括电阻元件、二极管、栅极被连接于漏极或源极上的P沟道晶体管或者N沟道晶体管中的至少一个。
9.如权利要求4或5中的任一项所述的静电保护电路，其特征在于， 所述第一阻抗元件包括电阻元件和P沟道晶体管中的至少一个，所述电阻元件被连接在所述第一节点与所述第三节点之间，所述P沟道晶体管具有与所述第一节点相连接的源极、与所述第三节点相连接的漏极、以及与所述第二节点相连接的栅极， 所述第二阻抗元件包括电阻元件和N沟道晶体管中的一个，所述电阻元件被连接在所述第五节点与所述第二节点之间，所述N沟道晶体管具有与所述第五节点相连接的漏极、与所述第二节点相连接的源极、以及与所述第一节点相连接的栅极。
10.如权利要求9所述的静电保护电路，其特征在于， 所述第一晶体管包括P沟道晶体管，所述P沟道晶体管具有与所述第一节点相连接的源极、与所述第四节点相连接的漏极、以及与所述第三节点相连接的栅极，通过使所述P沟道晶体管随着所述第一节点与所述第三节点之间的电压的上升而导通，从而电压被施加于所述分压电路上。
11.如权利要求9或10所述的静电保护电路，其特征在于， 所述第二晶体管包括N沟道晶体管，所述N沟道晶体管具有与所述第三节点相连接的漏极、与所述第二节点相连接的源极、以及与所述第五节点相连接的栅极，通过使所述N沟道晶体管随着所述第五节点与所述第二节点之间的电压的上升而导通，所述检测电路的输出信号被激活。
12.如权利要求3所述的静电保护电路，其特征在于， 所述检测电路包括逆变器，所述逆变器具有被供给有所述第三节点的电位的输入端子，当所述第一阻抗元件上产生的电压相对于所述第一节点与所述第二节点之间的电压的比例大于预定的比例时，激活输出信号。
13.如权利要求3所述的静电保护电路，其特征在于， 所述放电电路具有N沟道晶体管和NPN晶体管中的一个，所述N沟道晶体管具有与所述第一节点相连接的漏极、与所述第二节点相连接的源极、以及被供给有所述检测电路的输出信号的栅极，所述NPN晶体管具有与所述第一节点相连接的集电极、与所述第二节点相连接的发射极、以及被供给有所述检测电路的输出信号的基极。
14.一种半导体集成电路装置，其具备: 权利要求1至13中的任一项所述的静电保护电路。
【专利摘要】本发明提供一种静电保护电路以及半导体集成电路装置。该静电保护电路包含：串联电路，其被连接在第一节点与第二节点之间，并包括在第三节点上相互连接的第一阻抗元件以及箝位元件；第一晶体管，其被连接在第一节点与第四节点之间，并随着第一阻抗元件上产生的电压的上升而导通；第二阻抗元件，其被连接在第四节点与第二节点之间；第二晶体管，其随着第二阻抗元件上产生的电压的上升而导通，并使流向第一阻抗元件的电流增加；放电电路，其在第二晶体管处于导通状态时使电流从第一节点流向第二节点。
【IPC分类】H01L21-822, H01L29-06, H01L27-02
【公开号】CN104701312
【申请号】CN201410751405
【发明人】池田益英
【申请人】精工爱普生株式会社
【公开日】2015年6月10日
【申请日】2014年12月9日
【公告号】US20150162746