的阻抗元件的示例的图。
[0049]图22为表示除了 MOS晶体管以外可使用的三端子元件的示例的图。
【具体实施方式】
[0050]以下，参照附图，对本发明的实施方式进行详细的说明。并且，对于相同的结构要素，标记相同的参考编号，并省略重复的说明。
[0051]在半导体集成电路装置中，本发明的各实施方式所涉及的静电保护电路被连接在供给有高电位侧的电位的第一端子、与供给有低电位侧的电位的第二端子之间。在此，第一端子可以为供给有高电位侧的电源电位的电源端子，第二端子可以为供给有低电位侧的电源电位的电源端子。另外，第一端子可以为供给有高电位侧的电源电位的电源端子，第二端子为供给有信号电位的信号端子。或者，第一端子可以为供给有信号电位的信号端子，第二端子可以为供给有低电位侧的电源电位的电源端子。
[0052]图1以及图2为表示内置本发明的各实施方式所涉及的静电保护电路的半导体集成电路装置的结构示例的电路图。该半导体集成电路装置包括电源端子Pl和电源端子P2、信号端子P3、二极管I和二极管2、电源配线3和电源配线4、静电保护电路10、内部电路20。电源配线3和电源配线4各自具有电阻成分。另外，内部电路20包括P沟道MOS晶体管QP20和N沟道MOS晶体管QN20。
[0053]在图1以及图2中，作为一个示例，表示了静电保护电路10经由节点NI而被连接在供给有高电位侧的电源电位VDD的电源端子Pl上，并且经由节点N2而被连接在供给有低电位侧的电源电位VSS的电源端子P2上。以下，对该情况进行说明。
[0054]例如，当通过静电的放电而使正电荷被施加于电源端子P2上时，由于正电荷经由二极管2而向信号端子P3放出，或者，经由二极管2和二极管I而向电源端子Pl放出，因此，不会向内部电路20施加过大的电压，从而能够防止内部电路20的破坏。因此，成问题的是，二极管I和二极管2之中的至少一方被施加有逆电压的情况。
[0055]在图1中，表示如下情况的放电路径，即，通过静电的放电而使正电荷被施加于信号端子P3上，另一方面，电源端子P2被接地的情况。通过静电的放电，浪涌电流Iesd在二极管1、电源配线3、静电保护电路10以及电源配线4的路径上流动。
[0056]在放电工作中，如果与被施加有逆电压的二极管2并联连接的晶体管QN20的漏极以及源极间电压小于导致晶体管QN20被破坏的电压V.，则静电保护电路10能够保护内部电路20。因此，需要满足下式(I)。
[0057]VF+Vff+VPC< Vdmg …(I)
[0058]在此，％为二极管I的正向电压，Vw为浪涌电流IESD流向电源配线3的电阻成分时产生的电压，Vrc为浪涌电流IESD流向静电保护电路10时产生的电压。
[0059]另外，在图2中，表示了如下情况下放电路径，即，通过静电的放电而使负电荷被施加于信号端子P3上，另一方面，电源端子Pl被接地的情况。通过静电的放电，浪涌电流Iesd在电源配线3、静电保护电路10、电源配线4以及二极管2的路径。
[0060]在放电工作中，如果与施加有逆电压的二极管I并联连接的晶体管QP20的源极以及漏极间电压小于导致晶体管QP20被破坏的电压V.，则静电保护电路10能够对内部电路20进行保护。因此，需要满足以下的式(2)。
[0061]VF+Vff+VPC< Vdmg …(2)
[0062]在此，％为二极管2的正向电压，Vw为浪涌电流IESD流向电源配线4的电阻成分时产生的电压，Vrc为浪涌电流IESD流向静电保护电路10时产生的电压。
[0063]从式⑴以及式⑵可知，在图1所示的情况和图2所示的情况中，用于对内部电路20进行保护的条件能够由相同的公式表示。即，放电路径上的装置上产生的电压的总和小于导致内部电路20的元件被破坏的电压Vdk的情况成为用于对内部电路20进行保护的条件。
[0064]第一实施方式
[0065]图3为表示本发明的第一实施方式所涉及的静电保护电路的结构示例的电路图。如图3所示，静电保护电路10包括作为第一阻抗元件以及第二阻抗元件的电阻元件Rl和电阻元件R2、箝位元件11、作为第一晶体管的P沟道MOS晶体管QP10、作为第二晶体管的N沟道MOS晶体管QN10、放电电路12。
[0066]静电保护电路10经由节点NI而被连接在供给有高电位侧的电位的第一端子，并且经由节点N2而被连接在供给有低电位侧的电位的第二端子。包含在节点N3处相互连接的电阻元件Rl以及箝位元件11在内的串联电路被连接在节点NI和节点N2之间。在本实施方式中，电阻元件Rl被连接在节点NI和节点N3之间，箝位元件11被连接在节点N3和节点N2之间。
[0067]例如，箝位元件11包括二极管、与将栅极连接于漏极或者源极上的P沟道晶体管或者N沟道晶体管之中的至少一个。当正高电压被施加于节点NI和节点N2之间时，电流经由电阻元件Rl而流向箝位元件11，箝位元件11将其两端之间的电压保持在大致固定的值(以下，还称为“箝位电压”)。
[0068]晶体管QPlO被连接在节点NI和节点N4之间，并随着在电阻元件Rl上产生的电压的上升而导通。即，晶体管QPlO具有与节点NI相连接的源极、与节点N4相连接的漏极、与节点N3相连接的栅极，并当在节点NI和节点N3之间的电压成为阈值电压以上时导通。
[0069]电阻元件R2被连接在节点N4和节点N2之间。晶体管QNlO随着在电阻元件R2上产生的电压的上升而导通，从而增加流向电阻元件Rl的电流。S卩，晶体管QNlO具有与节点N3相连接的漏极、与节点N2相连接的源极、和与节点N4相连接的栅极，当节点N4和节点N2之间的电压变为阈值电压以上时导通。
[0070]放电电路12例如包含N沟道MOS晶体管QN12。晶体管QN12具有与节点NI相连接的漏极、与节点N2相连接的源极、与节点N4相连接的栅极。放电电路12在晶体管QNlO处于导通状态时，随着在电阻元件R2上产生的电压，从节点NI向节点N2流通电流。
[0071]在此，对图3所示的静电保护电路10的工作进行说明。
[0072]在通常工作时，在被施加于节点NI和节点N2之间的正电压(节点NI的电位>节点N2的电位)小于箝位电压的情况下，由于电流几乎不流向电阻元件Rl以及箝位元件11，因此，节点NI和节点N3之间的电压依然保持小于晶体管QPlO的阈值电压的状态，从而晶体管QPlO维持了断开状态。
[0073]另一方面，当通过静电的放电而在节点NI和节点N2之间施加有箝位电压以上的电压时，电流从节点NI经由电阻元件Rl以及箝位元件11而流向节点N2。当节点NI与节点N2之间的电压进一步上升，节点NI与节点N3之间的电压成为晶体管QPlO的阈值电压以上时，通过使晶体管QPlO导通，从而电流流向电阻元件R2，节点N4和节点N2之间的电压从OV上升。
[0074]当节点N4和节点N2之间的电压成为晶体管QNlO的阈值电压以上时，由于晶体管QNlO导通，流向电阻元件Rl的电流增加，节点NI与节点N3之间的电压上升，因此，流向晶体管QPlO的电流增加(正反馈)。另外，当节点N4和节点N2之间的电压成为放电电路12的晶体管QN12的阈值电压以上时，晶体管QN12开始使电流从节点NI向节点N2流动。
[0075]由于通过流向晶体管QPlO的电流的增加，流向电阻元件R2的电流也增加，因此，节点N4和节点N2之间的电压上升。其结果为，流向晶体管QNlO的电流增加(正反馈)，节点N3的电位下降至节点N2的电位。同时，流向放电电路12的晶体管QN12的电流也增加。
[0076]当电流持续流向放电电路12的晶体管QN12时，积存于半导体集成电路装置中的电荷被放电，节点NI与节点N2之间的电压下降。由此，由于流向电阻元件Rl以及R2的电流减少，因此，晶体管QPlO以及QNlO的导通电阻增加。
[0077]当节点NI与节点N3之间的电压小于晶体管QPlO的阈值电压时，晶体管QPlO断开。另外，当节点N4和节点N2之间的电压小于晶体管QNlO的阈值电压时，晶体管QNlO断开。同样，当节点N4和节点N2之间的电压小于放电电路12的晶体管QN12的阈值电压时，晶体管QN12断开。
[0078]如此，当晶体管QPlO以及QNlO从断开状态转变为导通状态时，通过节点NI与节点N2之间的电压是否在工作开始电压以上，来决定转变条件。在此，工作开始电压为箝位元件11的箝位电压与晶体管QPlO的阈值电压之和。另一方面，当晶体管QPlO以及QNlO暂时变为导通状态时，即使节点NI与节点N2之间的电压小于工作开始电压，晶体管QPlO以及QNlO也将继续保持导通状态。
[0079]因此，在通常使用时，即使通过电源的输入而使电源电压急剧上升，如果节点NI与节点N2之间的电压小于工作开始电压，静电保护电路10也不会开始保护工作。另外，当通过静电的放电而使静电保护电路10暂时开始保护工作时，到节点NI与节点N2之间的电压充分变小为止，静电保护电路10继续保护工作。如此，根据本实施方式，通过简单的电路结构，能够提供一种在通常工作时也不会错误工作而相对于静电的放电而言能够获得充分的保护特性的静电保护电路10。
[0080]第二实施方式
[0081]图4为表示本发明的第二实施方式所涉及的静电保护电路的结构示例的电路图。在第二实施方式所涉及的静电保护电路1a中，代替图3所示的第一实施方式所涉及的静电保护电路10中的放电电路12，使用了放电电路12a。关于其另一方面，图4所示的静电保护电路1a与图3所示的静电保护电路10相同。
[0082]放电电路12a例如包含P沟道MOS晶体管QP12。晶体管QP12具有与节点NI相连接的源极、与节点N2相连接的漏极、与节点N3相连接的栅极。放电电路12a在晶体管QNlO处于导通状态时，随着在电阻元件Rl上产生的电压，使电流从节点NI流向节点N2。
[0083]在此，对图4所示的静电保护电路1a的工作进行说明。
[0084]在通常工作时，在被施加于节点NI与节点N2之间的正电压(节点NI的电位>节点N2的电位)小于箝位电压的情况下，由于电流几乎不流向电阻元件Rl以及箝位元件11，因此，节点NI与节点N3之间的电压依然保持小于晶体管QPlO的阈值电压的状态，从而晶体管QPlO维持断开状态。
[0085]另一方面，当通过静电的放电而在节点NI与节点N2之间施加有箝位电压以上的电压时，电流从节点NI经由电阻元件Rl以及箝位元件11而流向节点N2。当节点NI与节点N2之间的电压进一步上升，节点NI与节点N3之间的电压成为晶体管QPlO的阈值电压以上时，通过使晶体管QPlO导通，从而电流流向电阻元件R2，节点N4和节点N2之间的电压从OV上升。
[0086]当节点N4和节点N2之间的电压成为晶体管QNlO的阈值电压以上时，由于晶体管QNlO导通，流向电阻元件Rl的电流增加，节点NI与节点N3之间的电压上升，因此，流向晶体管QPlO的电流增加(正反馈)。另外，当节点NI与节点N3之间的电压成为放电电路12a的晶体管QP12的阈值电压以上时，晶体管QP12开始使电流从节点NI流向节点N2。
[0087]由于通过流向晶体管QPlO的电流的增加，而使流向电阻元件R2的电流也增加，因此，节点N4和节点N2之间的电压上升。其结果为，流向晶体管QNlO的电流增加(正反馈)，节点N3的电位下降至节点N2的电位。同时，流向放电电路12a的晶体管QP12的电流也增加。
[0088]当电流持续流向放电电路12a的晶体管QP12时，积存于半导体集成电路装置中的电荷被放电，从而使节点NI与节点N2之间的电压下降。由此，由于流向电阻元件Rl以及R2的电流减少，因此，晶体管QPlO以及QNlO的导通电阻增加。
[0089]当节点NI与节点N3之间的电压小于晶体管QPlO的阈值电压时，晶体管QPlO断开。另外，当节点N4和节点N2之间的电压小于晶体管QNlO的阈值电压时，晶体管QNlO断开。同样，当节点NI与节点N3之间的电压小于放电电路12a的晶体管QP12的阈值电压时，晶体管QP12断开。
[0090]如此，当晶体管QPlO以及QNlO从断开状态转变为导通状态时，通过节点NI与节点N2之间的电压是否在工作开始电压以上，来决定转变条件。在此，工作开始电压为箝位元件11的箝位电压与晶体管QPlO的阈值电压之和。另一方面，当晶体管QPlO以及QNlO暂时成为导通状态时，即使节点NI与节点N2之间的电压小于工作开始电压，晶体管QPlO以及QNlO也将持续保持导通状态。
[0091]因此，在通常使用时，即使通过电源的输入而使电源电压急剧上升，如果节点NI与节点N2之间的电压小于工作开始电压，静电保护电路1a也不会开始保护工作。另外，当通过静电的放电而使静电保护电路1a暂时开始保护工作时，到节点NI与节点N2之间的电压充分变小为止，静电保护电路1a将继续保护工作。如此，根据本实施方式，在简单的电路结构中，通过简单的电路结构，能够提供一种在通常工作时也不会错误工作而相对于静电的放电而言能够获得充分的保护特性的静电保护电路10a。
[0092]第三实施方式
[0093]图5为表示本发明的第三实施方式所涉及的静电保护电路的结构示例的电路图。在第三实施方式所涉及的静电保护电路1b中，对图3所示的第一实施方式所涉及的静电保护电路10增加了检测电路13。关于其另一方面，图5所示的静电保护电路1b与图3所示的静电保护电路10同样。
[0094]检测电路13在对晶体管QNlO处于导通状态的情况进行检测时，使输出信号激活。例如，检测电路13包含由P沟道MO