>[0137]根据本实施方式，由于静电保护电路1d相对于急剧的ESD事件而迅速地开始保护工作，因此，能够切实地使浪涌电流逃逸。另外，即使通过较低频率的噪声等而使电源电压上升，静电保护电路1d切实地开始保护工作，能够抑制电源电压的上升。另一方面，电容器Cl由于作为噪声滤波器而发挥功能，因此，即使在通常工作时从外部接受噪声等的情况下，也不会由于静电保护电路1d过度工作而使电源电压下落。
[0138]图13为，表示将图12所示的静电保护电路应用于图1所示的半导体集成电路装置中时的1-V特性的图，图14为，表示将现有的静电保护电路应用于图1所示的半导体集成电路装置中时的1-V特性的图。在图13以及图14中，横轴表示放电路径上的静电保护电路等的两端之间的电压，纵轴表示流向放电路径的电流。
[0139]如图13所示，本发明的第五实施方式所涉及的静电保护电路1d由于两端之间的电压在绝对最大额定电压Vabs以下的区域不进行工作，因此电流不流向放电路径。另一方面，当两端之间的电压超过预定的电压Vp时，静电保护电路1d开始工作，电流开始流向放电路径。当流向放电路径的电流超过预定的电流Ip时，静电保护电路1d使两端之间的电压保持在大致固定值上。即使考虑到配线电阻或二极管上产生的电压，当流向放电路径的电流达到靶电流时，在半导体集成电路装置的端子间的电压与内部电路20的元件达到破坏程度的电压V.之间，存在有电压容限。
[0140]另一方面，在专利文献I的图1所示的现有的静电保护电路的情况下，如图14所示，在静电保护电路的两端之间的电压低于绝对最大额定电压Vabs的区域上，静电保护电路开始保护工作，电流开始流向放电路径。那么即使在通常工作时，通过因电源输入而导致的电源电压的急剧的上升，能够有可能使静电保护电路开始保护工作，电流流动，半导体集成电路装置进行误工作。因此，在使用现有的静电保护电路的情况下，无需对电源输入时的电源电压的上升特性设置限制。
[0141]第六实施方式
[0142]图15为，表示本发明的第六实施方式所涉及的静电保护电路的结构示例的电路图。相对于图6所示的第四实施方式所涉及的静电保护电路10c，第六实施方式所涉及的静电保护电路1e增加了 N沟道MOS晶体管QN14，以作为与电阻元件R3并联连接的第三晶体管，还可以包含电阻元件R4和/或电容器Cl。关于其另一方面，图15所示的静电保护电路1e与图6所示的静电保护电路1c相同。
[0143]晶体管QN14具有与电阻元件R3的一端相连接的漏极、与电阻元件R3的另一端相连接的源极、与检测电路13的输出端子OUT相连接的栅极，当检测电路13的输出信号被激活为高电位时导通。另外，电阻元件R4以与电阻元件R3串联的方式被连接在节点N4与节点N5之间。
[0144]晶体管QN14与电阻元件R2至电阻元件R4—起构成分压电路。通过静电的放电，使检测电路13的输出信号被激活为高电位，当静电保护电路1e暂时开始保护工作时，晶体管QN14导通，分压电路中的分压比上升。其结果为，节点NI与节点N2之间的电压下降，半导体集成电路装置的内部电路相对于达到破坏的程度的电压的容限增加，静电耐受量提尚O
[0145]保持电压Vh为，当晶体管QNlO从导通状态转变为断开状态时的节点NI与节点N2之间的电压，并能够通过下式(4)而被拟合。
[0146]VhN Vth _X (R2+ a R3+R4) /R2...(4)
[0147]在此，Vthemc^晶体管QNlO的阈值电压，α为O?I的范围内的系数，R2为电阻元件R2的电阻值，R3为电阻元件R3的电阻值，R4为电阻元件R4的电阻值。但是，电阻值R2以及R 3被设为与晶体管QPlO的导通电阻相比足够大的值。另外，在未设置电阻元件R4的情况下，R4= O。
[0148]在此，由于流向放电电路12的晶体管QN12的电流越大，晶体管QN14的导通电阻越小，因此，系数α的值也越小。因此，在公式(4)中，流向放电电路12的晶体管QN12的电流越大，保持电压Vh越小。
[0149]即，即当流向放电电路12的晶体管QN12的电流较小时，设α = 1，保持电压Vh通过下式(5)而相拟合。
[0150]VhN Vth QN10X (R2+R3+R4)/R2 …(5)
[0151]另一方面，当流向放电电路12的晶体管QN12的电流较大时，设α = 0，保持电压乂11通过下式(6)而被拟合。
[0152]VhN Vth _X (R2+R4)/R2 …(6)
[0153]按照公式(5)以及公式(6)，通过设定电阻元件R2至电阻元件R4的电阻值，能够在所期望的电压范围内使保持电压Vh发生变化。
[0154]图16为表示将图15所示的静电保护电路应用于图1所示的半导体集成电路装置中时的1-V特性的图。在图16中，横轴表示放电路径上的静电保护电路等的两端之间的电压，纵轴表示流向放电路径的电流。
[0155]如图16所示，本发明的第六实施方式所涉及的静电保护电路1e由于两端之间的电压在绝对最大额定电压Vabs以下的区域内部开始保护工作，因此，电流不流向放电路径。另一方面，当端子间的电压超过预定的电压VpJt，静电保护电路1e开始保护工作，电流开始流向放电路径。
[0156]在流向放电路径的电流为第一预定电流^至第二预定电流IP2W第一工作区域内，流向放电路径的电流越大，则静电保护电路1e的两端之间的电压越下降。在流向放电路径的电流超过第二预定的电流Ip2的第二工作区域内，静电保护电路1e使两端之间的电压保持为大致固定。
[0157]由此，即使考虑到配线电阻或二极管上产生的电压，当流向放电路径的电流达到靶电流时，在半导体集成电路装置的端子间的电压与内部电路20的元件达到破坏程度的电压V.之间，存在有与第四实施方式相比较大的电压容限。
[0158]第七实施方式
[0159]图17为表示本发明的第七实施方式所涉及的静电保护电路的结构示例的电路图。第七实施方式所涉及的静电保护电路1f在图6所示的第四实施方式所涉及的静电保护电路1c中增加了至少一个N沟道晶体管，所述至少一个N沟道晶体管上，多个电阻元件被串联连接于节点N4与节点N5之间，所述至少一个N沟道晶体管与这些电阻元件中的至少一个并联连接，还可以包含电容器Cl。关于其另一方面，图17所示的静电保护电路1f与图6所示的静电保护电路1c相同。
[0160]在图17中，作为一个示例，表示了串联连接于节点N4与节点N5之间的电阻元件R3至电阻元件R5、分别与电阻元件R3以及电阻元件R4并联连接的N沟道MOS晶体管QN14以及N沟道MOS晶体管QN15。如此，可以设置多个晶体管，其分别与构成分压电路的多个电阻元件并联连接。
[0161]晶体管QN14具有与电阻元件R3的一端相连接的漏极、与电阻元件R3的另一端相连接的源极、与检测电路13的输出端子OUT相连接的栅极，当检测电路13的输出信号被激活为高电位时导通。另外，晶体管QN15具有与电阻元件R4的一端相连接的漏极、与电阻元件R4的另一端相连接的源极、与检测电路13的输出端子OUT相连接的栅极，当检测电路13的输出信号被激活为高电位时导通。
[0162]晶体管QN14以及晶体管QN15与电阻元件R2至电阻元件R5 i:—起构成分压电路。通过静电的放电，使检测电路13的输出信号被激活为高电位，当静电保护电路1f暂时开始保护工作时，晶体管QN14以及晶体管QN15导通，分压电路中的分压比上升。其结果为，节点NI与节点N2之间的电压下降，半导体集成电路装置的内部电路相对于达到破坏程度的电压的容限增加，静电耐受量提高。因此，第七实施方式所涉及的静电保护电路1f也具有与第六实施方式所涉及的静电保护电路1e的1-V特性同样的1-V特性，但是，与第六实施方式相比，能够细致且自由地设定1-V特性。
[0163]第八实施方式
[0164]图18为，表示本发明的第八实施方式所涉及的静电保护电路的结构示例的电路图。在本发明的第一实施方式至第七实施方式中，作为第一阻抗元件，代替电阻元件Rl (图3等)，可以使用P沟道MOS晶体管。另外，作为第二阻抗元件，代替电阻元件R2 (图3等)，可以使用N沟道MOS晶体管。
[0165]在图18中，作为一个示例，在图3所示的第一实施方式所涉及的静电保护电路10中，表示了作为静电保护电路10g，其使用P沟道MOS晶体管QP30，以作为第一阻抗元件，并且，使用N沟道MOS晶体管QN30，以作为第二阻抗元件。关于其另一方面，图18所示的静电保护电路1g与图3所示的静电保护电路10相同。
[0166]晶体管QP30具有与节点NI相连接的源极、与节点N3连接的漏极、与节点N2相连接的栅极。当与晶体管QP30的阈值电压相比较大的U正电压被施加于节点NI与节点N2之间时，晶体管QP30导通。
[0167]晶体管QP30的导通电阻依赖于节点NI与节点N2之间的电压。当放电电路12使电流从节点NI流向节点N2时，节点NI与节点N2之间的电压减少，但是由于晶体管QP30的导通电阻增加，因此抑制了节点NI与节点N3之间的电压的减少。因此，能够防止晶体管QPlO在保护工作的中途断开。
[0168]另外，由于相对于制造工序中的P沟道MOS晶体管的参差不齐，晶体管QPlO的特性变动与晶体管QP30的特性变动相抵消，因此，能够提供整体上特性变动较小的静电保护电路。而且，通过将电阻元件置换为P沟道MOS晶体管，从而能够降低半导体集成电路装置的成本。
[0169]晶体管QN30具有与节点N4相连接的漏极、与节点N2相连接的源极、与节点NI相连接的栅极。当于晶体管QN30的阈值电压相比较大的正电压被施加于节点NI与节点N2之间时，晶体管QN30导通。
[0170]晶体管QN30的导通电阻依赖于节点NI与节点N2之间的电压。当放电电路12使电流从节点NI流向节点N2时，节点NI与节点N2之间的电压减少，但是由于晶体管QN30的导通电阻增加，因此，能够抑制节点N4和节点N2之间的电压的减少。因此，能够防止晶体管QNlO在保护工作的中途断开。
[0171]另外，相对于制造工序中的N沟道MOS晶体管的参差不齐，由于晶体管QNlO的特性变动与晶体管QN30的特性变动相抵消，因此，能够提供整体上特性变动较小的静电保护电路。而且，通过将电阻元件置换为N沟道MOS晶体管，因此，能够降低半导体集成电路装置的成本。
[0172]第九实施方式
[0173]图19为表示本发明的第九实施方式所涉及的静电保护电路的结构示例的电路图。在本发明的第一实施方式至第七实施方式中，也可以利用N沟道MOS晶体管，以作为第一晶体管，利用P沟道MOS晶体管，以作为第二晶体管，并与此相对应，改变各元件的连接。
[0174]在图19中，作为一个示例，在图15所示的第六实施方式所涉及的静电保护电路1e中，表示了静电保护电路10h，其利用N沟道MOS晶体管QN10，以作为第一晶体管，利用P沟道MOS晶体管QP10，以作为第二晶体管，利用P沟道MOS晶体管QP14，以作为第三晶体管。
[0175]静电保护电路1h包含箝位元件11、电阻元件Rl至电阻元件R3、N沟道MOS晶体管QN10、P沟道MOS晶体管QPlO以及QP14、检测电路13、放电电路12h。另外，静电保护电路1h还可以包含电阻元件R4和/或与箝位元件11并联连接的电容器。
[0176]包含在节点N3处相互连接的箝位元件11以及电阻元件Rl的串联电路被连接于节点NI与节点N2之间。在本实施方式中，箝位元件11被连接于节点NI与节点N3之间，电阻元件Rl被连接于节点N3与节点N2之间。
[0177]晶体管QNlO被连接于节点N4和节点N2之间，随着电阻元件Rl上产生的电压的上升而导通。即，晶体管QNlO具有与节点N4相连接的漏极、与节点N2相连接的源极、与节点N3相连接的栅极，当节点N3与节点N2之间的电压超过阈值电压时导通。
[0178]电阻元件R3以及电阻元件R4被串联连接于节点N4与节点N5之间，电阻元件R2被连接于节点N5与节点NI之间。另外，晶体管QP14与电阻元件R3并联连接。S卩，晶体管QP14具有与电阻元件R3的一端相连接的源极、与电阻元件R3的另一端相连接的漏极、与检测电路13的输出端子OUT相连接的栅极。电阻元件R2至电阻元件R4以及晶体管QP14构成对节点NI与节点N4之间的电压进行分压的分压电路。
[0179]晶体管QPlO随着通过分压电路而被分压的电压的上升从而导通，并使流向电阻元件Rl的电流增加。即，晶体管QPlO具有与节点NI相连接的源极、与节点N3相连接的漏极、与节点N5相连接的栅极，当节点NI与节点N5之间的电压超过阈值电压时导通。
[0180]检测电路13在检测出晶体管QPlO处于导通状态的情况时使输出信号激活。例如，检测电路13包含由P沟道MOS晶体管QP13与N沟道MOS晶体管QN13构成的逆变器。在该情况下，当在电阻元件Rl上产生的电压相对于节点NI与节点N2之间的电压而成为大于预定的比例(例如，50%)时，检测电路13使输出信号被激活为低电位。
[0181]放电电路12h例如包含P沟道MOS晶体管QP12。晶体管QP12具有与节点NI相连接的源极、与节点N2相连接的漏极、被供给有检测电路13的输出信号的栅极。放电电路12h在检测电路13的输出信号被激活为低电位时，使电流从节点NI流向节点N2。
[0182]在此，对图19所示的静电保护电路1h的工作进行说明。
[0183]在通常工作时，在被施加于节点NI与节点N2之间的正电压(节点NI的电位>节点N2的电位)小