电保护电路的情况下，需要在电源输入时的电源电压的上升特性上设置限制。
[0078]第二实施方式
[0079]图6为示出本发明的第二实施方式所涉及的静电保护电路的结构例的电路图。第二实施方式所涉及的静电保护电路1a相对于图3所示的第一实施方式所涉及的静电保护电路10而追加了作为与电阻元件R2并联连接的第三晶体管的N沟道MOS晶体管QN13，可以进一步包括电阻元件R4。关于其他点，图6所示的静电保护电路1a与图3所示的静电保护电路10相同。
[0080]晶体管13具有连接于电阻元件R2的一端的漏极、连接于电阻元件R2的另一端的源极、连接于检测电路11的输出端子OUT的栅极，且在检测电路11的输出信号被激活为高电平时，晶体管13被导通。此外，电阻元件R4与电阻R2串联连接于节点4与节点5之间。
[0081]晶体管QN13与电阻元件R2?R4—同构成了分压电路。通过静电的放电，检测电路11的输出信号被激活为高电平，当静电保护电路1a —旦开始进行保护工作时，晶体管QN13被导通，从而分压电路中的分压比将上升。其结果为，节点NI与节点N2之间的电压降低，相对于致使半导体集成电路装置的内部电路破坏的电压而言的盈余将增加，从而静电耐受量将上升。
[0082]保持电压VH为晶体管QNlO从导通状态转变为断开状态时的节点NI与节点N2之间的电压，通过下式(4)来拟合。
[0083]VhN Vth QN10X ( a R2+R3+R4)/R3...(4)
[0084]在此，Vthemc^晶体管QNlO的阈值电压，α为O?I的范围内的系数，R2为电阻元件R2的电阻值，R3为电阻元件R3的电阻值，R4为电阻元件R4的电阻值。但是，电阻值R2以及R3为与晶体管QPlO的导通电阻相比充分大的值。此外，当不设置电阻元件R4时，R4= O0
[0085]在此，放电电路12的晶体管QN12中流过的电流越大，则晶体管QN13的导通电阻越小，因此系数α的值也越小。因此，在式(4)中，放电电路12的晶体管QN12中流过的电流越大，则保持电压Vh越小。
[0086]即，放电电路12的晶体管QNl2中流过的电流较小时，设α = I，保持电压Vh通过下式(5)来拟合。
[0087]Vh= VthQN10X (R2+R3+R4)/R3...(5)
[0088]另一方面，当放电电路12的晶体管QN12中流过的电流较大时，设α = 0，保持电压乂11通过下式(6)来拟合。
[0089]Vh= VthQN10X (R3+R4)/R3...(6)
[0090]根据式(5)以及式(6)来设定电阻元件R2?R4的电阻值，从而能够使保持电压νΗ?所需的电压范围内变化。
[0091]图7为示出在图1所示的半导体集成电路装置中应用了图6所示的静电保护电路的情况下的1-V特性的图。在图7中，横轴表示放电路径中的静电保护电路等的两端间的电压，纵轴表示放电路径上流过的电流。
[0092]如图7所示，由于本发明的第二实施方式所涉及的静电保护电路1a在两端间的电源为绝对最大额定电压Vabs以下的区域内不开始进行保护工作，因此，放电路径上没有电流流过。另一方面，当端子间的电压超过预定的电压?时，静电保护电路1a开始进行保护工作，从而放电路径中开始流有电流。
[0093]在放电路径中流过的电流为第一预定电流ΙΡ1?第二预定电流I !>2的第一工作区域中，放电路径中流过的电流越大，则静电保护电路1a的两端间的电压越降低。在放电路径中流过的电流超过第二预定电流Ip2的第二工作区域中，静电保护电路1a的两端间的电源大致保持固定。
[0094]由此，尽管在考虑配线电阻和二极管中产生的电压的情况下，但在放电路径中流过的电流达到目标电流时，半导体集成电路装置的端子间的电压与致使内部电路20的元件破坏的电压V.之间也会存在与第一实施方式相比更大的电压盈余。
[0095]第三实施方式
[0096]图8为示出本发明的第三实施方式所涉及的静电保护电路的结构例的电路图。第三实施方式所涉及的静电保护电路1b为，在图3所示的第一实施方式所涉及的静电保护电路10中，于节点Ν4与节点Ν5之间串联连接有多个电阻元件，并追加了与这些电阻元件中的至少一个电阻元件并联连接的至少一个N沟道晶体管。关于其他点，图8所示的静电保护电路1b与图3所示的静电保护电路10相同。
[0097]在图8中，作为一个示例，示出了在节点Ν4与节点Ν5之间串联连接的电阻元件R4?R6、分别并联连接于电阻元件R5以及R6上的N沟道MOS晶体管QN14以及QN15。如此，也可以设置与构成分压电路的多个电阻元件分别并联连接的多个晶体管。
[0098]晶体管QU14具有连接于电阻元件R5的一端的漏极、连接于电阻元件R5的另一端的源极、连接于检测电路11的输出端子OUT上的栅极，且晶体管QN14在检测电路11的输出信号被激活为高电平时被导通。此外，晶体管QU15具有连接于电阻元件R6的一段的漏极、连接于电阻元件R6的另一端的源极、连接于检测电路11的输出端子OUT上的栅极，且晶体管QN15在检测电路11的输出信号被激活为高电平时被导通。
[0099]晶体管QN14以及晶体管QN15与电阻元件R3?R6 —同构成了分压电路。当通过静电的放电而使检测电路11的输出信号被激活为高电平从而静电保护电路1a —旦开始进行保护工作时，晶体管QN14以及晶体管QN15将被导通，从而分压电路中的分压比将上升。其结果为，节点NI与节点Ν2之间的电压降下降，相对于致使半导体集成电路装置的内部电路破坏的电压的盈余将增加，从而静电耐受量将上升。因此，第三实施方式所涉及的静电保护电路1b也具有与第二实施方式所涉及的静电保护电路1a的1-V特性相同的1-V特性，但与第二实施方式中相比能够细致、自由地设定ι-v特性。
[0100]图9为示出本发明的第四实施方式所涉及的静电保护电路的结构例的电路图。在本发明的第一?第三实施方式中，作为第一阻抗元件，可以使用P沟道MOS晶体管来替代电阻元件Rl (图3等)。此外，作为第三阻抗元件，可以使用N沟道MOS晶体管来替代电阻元件R3 (图3等)。
[0101]在图9中，作为一个示例，示出了静电保护电路1c，其为在图3所示的第一实施方式所涉及的静电保护电路10中使用了 P沟道MOS晶体管QP30作为第一阻抗元件并使用N沟道MOS晶体管QN30作为第三阻抗元件的静电保护电路。关于其他点，图9所示的静电保护电路1c与图3所示的静电保护电路10相同。
[0102]晶体管QP30具有连接于节点NI的源极、连接于节点N3的漏极、连接于节点N2的栅极。当在节点NI与节点N2之间施加了与晶体管QP30的阈值电压更大的正电压时，晶体管QP30被导通。
[0103]晶体管QP30的导通电阻依赖于节点NI与节点N2之间的电压。由于当放电电路12使电流从节点NI流向节点N2时，节点NI与节点N2之间的电压降减小，节点NI与节点N3之间的电压的减少受到抑制。因此，能够防止在保护工作的中途晶体管QPlO断开的情况。
[0104]此外，对于制造工序中的P沟道MOS晶体管的误差，由于晶体管QPlO的特性变动与晶体管QP30的特性变动相抵消，因此能够提供整体上特性变动较小的静电保护电路。而且，通过将电阻元件置换成P沟道MOS晶体管，从而能够降低半导体集成电路装置的成本。
[0105]晶体管QN30具有连接于节点N5的漏极、连接于节点N2的源极、连接于节点NI的栅极。当在节点NI与节点N2之间施加有比晶体管QN30的阈值电压小的正电压时，晶体管QN30将被导通。
[0106]晶体管QN30的导通电路依赖于节点NI与节点N2之间的电压。由于当放电电路12时电流从节点NI流向节点N2时，节点NI与节点N2之间的电压降减小，而晶体管QN30的导通电阻将增加，因此能够抑制节点N5与节点N2之间的电压的减小。因此，能够防止在保护工作的中途晶体管QNlO断开的情况。
[0107]此外，对于制造工序中的N沟道MOS晶体管的误差，由于晶体管QNlO的特性变动与晶体管QN30的特性变动相抵消，因此能够提供整体上特性变动较小的静电保护电路。而且，通过将电阻元件置换成N沟道MOS晶体管，从而能够降低半导体集成电路装置的成本。
[0108]第五实施方式
[0109]图10为示出本发明的第五实施方式所涉及的静电保护电路的结构例的电路图。在本发明的第一?第三实施方式中，可以使用N沟道MOS晶体管作为第一晶体管，使用P沟道MOS晶体管作为第二晶体管并随之而变更各个元件的连接。
[0110]在图10中，作为一个示例，示出了静电保护电路10d，其在图6所示的第二实施方式所涉及的静电保护电路1a中使用晶体管QNlO作为第一晶体管，使用P沟道MOS晶体管QPlO作为第二晶体管，使用P沟道MOS晶体管QP13作为第三晶体管。
[0111]静电保护电路1d包括电容器Cl、电阻元件Rl?R3、N沟道MOS晶体管QNlO、P沟道MOS晶体管QPlO以及P沟道MOS晶体管QP13、检测电路11、放电电路12d。此外，静电保护电路1d还可以包括电阻元件R4。
[0112]包括在节点N3处相互连接在一起的电容器Cl以及电阻元件Rl的串联电路被连接于节点NI与节点N2之间。在本实施方式中，电容器Cl被连接于节点NI与节点N3之间，电阻元件Rl被连接于节点N3与节点N2之间。
[0113]晶体管QNlO被连接于节点N4与节点N2之间，且随着电阻元件Rl上产生的电压的上升而被导通。即，晶体管QNlO具有连接于节点N4的漏极、连接于节点N2的源极、连接于节点N3的栅极，且晶体管QNlO在节点N3与节点N2之间的电压超过阈值电压时被导通。
[0114]电阻元件R2及电阻元件R4被连接于节点N4与节点N2之间。电阻元件R3被连接于节点N5与节点NI之间。晶体管QP13与电阻元件R2并联连接。即，晶体管QP13具有连接于电阻元件R2的一端的源极、连接于电阻元件R2的另一端的漏极、连接于检测电路11的输出端子OUT上的栅极。电阻元件R2?R4以及晶体管QP13构成了对节点NI与节点N4之间的电压进行分压的分压电路。
[0115]晶体管QPlO随着由分压电路分压后的电压的上升而被导通，并使流过电阻元件Rl的电流增加。即，晶体管QPlO具有连接于节点NI上的源极、连接于节点N3上的漏极、连接于节点N5上的栅极，且晶体管QPlO在节点NI与节点N5之间的电压超过阈值电压时被导通。
[0116]检测电路11在检测到晶体管QPlO为导通状态时将输出信号激活。例如，检测电路11包括由P沟道MOS晶体管QPll和N沟道MOS晶体管QNll构成的逆变器。此时，检测电路11在电阻元件Rl上产生的电压相对于节点NI与节点N2之间的电压的比例增大到大于预定的比例(例如50% )时将输出信号激活为低电平。
[0117]放电电路12d例如包括P沟道MOS晶体管QP12。晶体管QP12具有连接于节点NI的源极、连接于节点N2的漏极、被供给有检测电路11的输出信号的栅极。放电电路12d在检测电路11的输出信号被激活为低电平时使电流从节点NI流向节点N2。
[0118]在此，对图10所示的静电保护电路10的工作进行说明。
[0119]当在节点NI与节点N2之间施加有正电压(节点NI的电位>节点N2的电位)时，根据电容器Cl和电阻元件Rl的时间常数，而使电流从节点NI经由电容器Cl及电阻元件Rl而流向节点N2，从而实施电容器Cl的充电。由此，节点N3的电位根据电容器Cl和电阻元件Rl的时间常数而相对于节点NI的电位而下降。
[0120]在通常工作时节点NI与节点N2之间被施加的电压缓慢上升的情况下，节点N3与节点N2之间的电压成为比晶体管QNlO的阈值电压小的状态，从而晶体管QNlO维持断开状态。另一方面，当在通常动作时或通过静电的放电而使节点NI与节点N2之间被施加的电压急剧上升的情况下，节点N3与节点N2之间的电压成为晶体管QNlO的阈值电压以上，从而晶体管QNlO被导通。但是，在该时间点处，检测电路11的输入端子IN的电位成为低电平。
[0121]通过晶体管QNlO