]20.在方案19所述的半导体集成电路装置中，还包括以下:
(s)第一 P型中耐压阱区域，在所述半导体基板的所述第一主面内以与所述第一 N型中耐压阱区域和所述第二 P型低耐压阱区域接壤的方式设置在它们之间。
[0070][本申请中的记载形式、基本性用语、用法的说明]
1.在本申请中，关于实施方式的记载，根据需要，存在为了方便而分为多个部分进行记载的情况，但是，除了特别明示了不是那样的意图的情况之外，它们不是彼此独立单独的，单一的例子的各部分、一方面是另一方面的一部分细节或者一部分或者全部的变形例等。此外，作为原则，关于同样的部分，省略重复说明。此外，关于实施方式中的各构成要素，除了特别明示了不是那样的意图的情况、理论上限定为该数的情况、以及根据上下文显然不是那样的情况之外，不是必须的。
[0071]进而，在本申请中，在称“半导体装置”或者“半导体集成电路装置”时，主要是指各种晶体管(有源元件)单体和以它们为中心在半导体芯片等(例如单晶硅基板)上集成了电阻、电容器等的结构、以及对半导体芯片等进行了封装后的结构。此处，作为各种晶体管的代表性的晶体管，能够例不MOSFET (Metal Oxide Semiconductor Field EffectTransistor:金属氧化物半导体场效应晶体管)所代表的MISFET (Metal InsulatorSemiconductor Field Effect Transistor:金属绝缘体半导体场效应晶体管)。此时，作为集成电路结构的代表性的结构，能够例示组合了 N沟道型MISFET和P沟道型MISFET的COMS (Complementary Metal Oxide Semiconductor:互补金属氧化物半导体)型集成电路所代表的 CMIS (Complementary Metal Insulator Semiconductor:互补型金属绝缘体半导体)型集成电路。
[0072]当前的半导体集成电路装置即LSI (Large Scale Integrat1n:大规模集成)的晶片工艺通常分为两个部分来考虑。即，第一，是从作为原材料的硅晶片的搬入到金属前(premetal)工序(由Ml布线层下端和栅极电极构造之间的层间绝缘膜等的形成、接触孔形成、钨插塞、埋入等构成的工序)左右的FEOL (Front End of Line:前端线)工序。第二，是从Ml布线层形成开始到向铝类焊盘电极上的最终钝化膜的焊盘开口的形成左右(在晶片级封装工艺中，也包括该工艺)的BEOL (Back End of Line:后端线)工序。
[0073]2.同样地，在实施方式等记载中，关于材料、组成等，即便称“由A构成的X”等，除了特别明示了不是那样的意图的情况和根据上下文显然不是那样的情况之外，不排除将A以外的要素作为主要的构成要素之一的情况。例如，如果关于成分来说的话，是“包括A作为主要成分的X”等意思。例如，即便称“硅构件”等，也并不限于纯粹的硅，当然还包括含有SiGe合金或其他将硅作为主要成分的多元合金、其他添加物等的构件。
[0074]同样地，即便称“氧化硅膜”、“氧化硅类绝缘膜”等，也不仅包括比较纯粹的非掺杂氧化娃(Undoped Silicon Oxide)，还包括其他的将氧化娃作为主要成分的绝缘膜。例如，惨杂了 TEOS 基氧化娃(TEOS-based silicon oxide)、PSG (Phosphorus Silicate Glass:磷娃酸盐玻璃)、BPSG (Borophosphosilicate Glass:掺杂硼磷的娃玻璃)等杂质的氧化娃类绝缘膜也是氧化硅膜。此外，除了热氧化膜、CVD氧化膜之外，SOG (Spin On Glass:旋涂玻璃)、纳米聚娃(NSC:Nano-Clustering Silica)等涂敷类膜也是氧化娃膜或者氧化娃类绝缘膜。此外，FSG (Fluorosilicate Glass:氟娃酸玻璃)、S1C (Silicon Oxicarbide:碳氧化娃)或者碳掺杂氧化娃(Carbon-doped Silicon oxide)或者 OSG (OrganosilicateGlass:有机硅酸盐玻璃)等Low-k绝缘膜也同样是氧化硅膜或者氧化硅类绝缘膜。进而，在与它们同样的构件中引入了空穴的二氧化硅类Low-k绝缘膜(多孔类绝缘膜，在称“多孔或者多孔质”时，包括分子性多孔质)也是氧化硅膜或者氧化硅类绝缘膜。
[0075]此外，与氧化硅类绝缘膜并列地，作为在半导体领域常用的硅类绝缘膜，有氮化硅类绝缘膜。作为属于该系统的材料，有SiN、SiCN、SiNH、SiCNH等。此处，在称“氮化硅”时，除了特别明示了不是那样的意图时之外，包括SiN和SiNH这二者。同样地，在称“SiCN”时，除了特别地明示了不是那样的意图时之外，包括SiCN以及SiCNH这二者。
[0076]此外，SiC具有与SiN类似的性质，而S1N当然应该分类为氧化硅类绝缘膜的情况很多，但是，在作为蚀刻停止膜的情况下，与SiC、SiN等相近。
[0077]关于氮化娃膜，除了多被用为SAC (Self-Aligned Contact:自对准接触)技术中的蚀刻停止膜即CESL (Contact Etch-Stop Layer:接触蚀刻停止层)之外，也被用作SMT(Stress Memorizat1n Technique:应力记忆技术)中的应力赋予膜。
[0078]此外，关于硅化物膜等，在以下的实施方式中，主要取钴硅化物为例具体地进行说明。作为硅化物膜，不限于钴硅化物，也可以是镍硅化物等(包括其他镍类的硅化物)、钛硅化物、钨硅化物等。此处，关于镍硅化物等，在称“镍硅化物”时，通常指镍单硅化物，但是，不仅只包括比较纯粹的镍单硅化物，还包括以镍单硅化物为主要的构成要素的合金、混晶等。此外，作为Ni硅化物化用的金属膜，除了 Ni (镍)膜以外，还能使用例如N1-Pt合金膜(Ni和Pt的合金膜)、N1-V合金膜(Ni和V的合金膜)、N1-Pd合金膜(Ni和Pd的合金膜)、N1-Yb合金膜(Ni和Yb的合金膜)或者N1-Er合金膜(Ni和Er的合金膜)这样的镍合金膜等。此外，将这些以镍为主要的金属元素的硅化物总称为“镍类的硅化物”。
[0079]3.在称“晶片”时，通常指将半导体集成电路装置(半导体装置、电子装置也相同)形成在其上的单晶硅晶片，但是，当然也包括外延晶片、SOI基板、LCD玻璃基板等绝缘基板和半导体层等复合晶片等。
[0080]4.关于图形、位置、属性等，进行了优选的例示，但是，除了特别明示了不是那样的意图的情况和根据上下文显然不是那样的情况之外，当然不严格限定于此。因此，例如，“正方形”包括大致正方形，“正交”包括大致正交的情况，“一致”包括大致一致的情况。这对于“平行”、“直角”也是相同的。因此，例如，从完全平行的10度左右的偏差属于平行。
[0081]此外，关于某个区域，在称“整体”、“全部”、“整个区域”等时，包括“大致整体”、“大致全部”、“大致整个区域”等情况。因此，例如，某个区域的80%以上能称为“整体”、“全部”、“整个区域”。这对于“全周”、“全长”等也是相同的。
[0082]进而，关于某物的形状，在称“矩形”时，包括“大致矩形”。因此，例如，如果与矩形不同的部分的面积不足整体的20%左右的话，能称为矩形。在该情况下，这对于“环状”等也是相同的。在该情况下，在环状体被分断的情况下，内插或者外插了该被分断的要素部分的部分是环状体的一部分。
[0083]此外，关于周期性，“周期性”也包括大致周期性，关于各个要素，例如，如果周期的偏差不足20%左右的话，各个要素能称为“周期性”。进而，从该范围偏离的程度如果不足成为其周期性的对象的全部要素的例如20%左右的话，能作为整体称为“周期性”。
[0084]此外，本节的定义是一般性的，在以下的个别记载中存在不同的定义时，关于此处的部分，优先个别的记载。但是，关于在该个别的记载部分未规定等的部分，只要未明确否定，贝1J本节的定义、规定等还是有效的。
[0085]5.进而，在提及了特别指定的数值、数量时，除了特别明示了不是那样的意图的情况、理论上限定为该数的情况、以及根据上下文显然不是那样的情况之外，既可以是超过该特别指定的数值的数值，也可以是不足该特别指定的数值的数值。
[0086]6.在本申请中，“MIS电容”或者“MIS电容元件”是指由与MISFET的栅极电极对应的导电层、与栅极绝缘膜对应的绝缘层、半导体基板等(包括基板的一部分的杂质掺杂区域)的半导体区域等构成的电容元件。在此情况下，为了方便，有时分别将与栅极电极对应的导电层称为电容元件的“电容栅极电极”、将与栅极绝缘膜对应的绝缘层称为“栅极绝缘膜”、将半导体基板的表面的电容栅极电极所对置的部分称为“基板电容电极”或者“基板电容电极杂质掺杂区域”。
[0087]此外，在本申请中，将MIS电容中的基板电容电极杂质掺杂区域为N型的MIS电容称为“N型MIS电容”，将基板电容电极杂质掺杂区域为P型的MIS电容称为“P型MIS电容”。
[0088]此外，在本申请中，例如，电容栅极电极是多晶硅等，在被掺杂为N型时，称为“N型电容栅极电极”，将这样的“MIS电容”称为“N栅极MIS电容”。相反地，在被掺杂为P型时，称为“P型电容栅极电极”，将这样的MIS电容称为“P栅极MIS电容”。
[0089]此外，在本申请中，将电容栅极电极和基板电容电极杂质掺杂区域为相同导电类型的MIS电容称为“同一导电型MIS电容”。与此对应地，将电容栅极电极和基板电容电极杂质掺杂区域都是N型的MIS电容称为“双N型MIS电容”，将都是P型的MIS电容称为“双P型MIS电容”。
[0090]进而，在本申请中，为了满足记载的简洁性的要求，在提及属于耐压不同的多个元件组的元件(MISFET、MIS电容等)时，称“低耐压元件”、“中耐压元件”、“高耐压元件”等进行区别。即，中耐压元件的耐压比低耐压元件的耐压高，高耐压元件的耐压比中耐压元件的耐压更高。例如，中耐压MIS电容的耐压比低耐压MISFET的耐压高，高耐压MISFET的耐压比中耐压MISFET的耐压更高。即，相对地，作为比较彼此的耐压的代替，只不过在名称中包括了它们的条件，例如，即便称“低耐压……、中耐压……”，也并不是以“高耐压……”为前提的。此处，“元件的耐压”是指为了保证正常的工作电压下的工作而被设定得比工作电压高一些。具体地说，对于MISFET，例如是栅极-源极间电压的保证上限，对于MIS电容，例如是两端子间电压的保证上限。进而，不用说，各个元件的耐压即便在属于具有相同耐压的元件组的元件间，也并非具有完全相同的耐压，通常，由于元件的特性(种类的不同)以及工艺不均而具有一定范围宽度地分布。
[0091]此外，在本申请中，“阱区域”是指至少一个MISFET形成在其中(当然，这意味着MISFET的半导体区域部分等处于其中)的杂质掺杂区域(本来的阱区域)以及与其同时形成的杂质掺杂区域(同时形成阱区域)这二者。
[0092]进而，在本申请中，为了区别属性不同的多个种类的阱区域，对本来的阱区域附加所制作的MISFET的耐压而成为例如“低耐压P型(N型)阱区域”、“中耐压P型(N型)阱区域”、“高耐压P型(N型)阱区域”等。这不是必须的，但是，在以下的例子中，浓度关系是P型基板〈高耐压P型(N型)阱区域〈中耐压P型(N型)阱区域〈低耐压P型(N型)阱区域。另一方面，关于深度，是中耐压P型(N型)阱区域〈高耐压P型(N型)阱区域且低耐压P型(N型)阱区域〈高耐压P型(N型)阱区域。关于低耐压P型(N型)阱区域与中耐压P型(N型)阱区域的深度的关系，同样不是必须的，在该例子中是相同程度或者低耐压P型(N型)阱区域〈中耐压P型(N型)阱区域。此外，关于杂质浓度的比较，作为原则，如果是P型，则在P型同伴(如果是N型，则N型同伴)间基于峰浓度进行。
[0093]此外，在以下的实施方式中，关于阱区域，即便不逐一指出，属于相同导电类型且相同的耐压的阱区域是同时形成的。
[0094]进而，关于阱区域同伴的关系，在称“平面性地内包”等时，并不意味着三维地内包，而是说在正投影于与主面平行的平面的情况下内部地包括。在“三维地内包”的情况下，当然是平面性地内包。因此，例如，使浅阱区域局部存在于比其深的地方的深阱区域包括平面性地超过浅阱区域的展宽而扩展的情况等。即，作为以深的N型阱区域三维地内包浅的P型阱区域的代替，包括通过使浅的P型阱区域局部存在于深的地方的N型阱区域和与其连结而包围周边的N型杂质区域来将浅的P型阱区域从P型基板隔离的情况等。
[0095]同样地，关于MISFET以及MIS型电容，对应的区域即便不逐一指出，属于相同导电类型且相同的耐压的区域(包括多个耐压共同的区域)是同时形成的。例如，取图6和图8为例，是N型中耐压源极漏极延伸区域8nm和电容电极取出部周边N型掺杂区域18nm、N+型接触区域6n和N+型源极漏极区域7n等。此外，若取图5和图8为例，则是阈值电压调整用N型掺杂区域Dnq和电容N型掺杂区域Dnc等。此外，若取图5和图6为例，则是P+型接触区域6p和P+型源极漏极区域7p等。此外，若取图7和图10为例，则是P型中耐压源极漏极延伸区域8pm和电容电极取出部周边P型掺杂区域18pm等。
[0096][实施方式的细节]
对实施方式进行更详细叙述。在各图中，同一或者同样的部分以同一或者类似的记号或者附图标记来表示，作为原则不进行重复说明。
[0097]此外，在附图中，反而存在如下情况:在变得繁杂的情况或者与空隙的区别是明确的情况下，即便是剖面，也省略剖面线等。进而，即便不是剖面，为了明示不是空隙，有时也附加剖面线。
[0098]进而，关于二者择一的情况下的称呼，在将一个作为“第一”等且将另一个称为“第二”等情况下，存在沿着代表性的实施方式相对应地进行例示的情况，例如，即便称“第一”，当然也不限定于例示的该选项。
[0099]1.本申请的一个实施方式的半导体集成电路装置中的芯片布局的一例和主要部分器件构造的一例即CMIS集成电路装置等的说明(主要是从图1到图11)
以下，作为本申请的前述一个实施方式的半导体集成电路装置的具体例，取所谓的LCD驱动器芯片为例具体地进行说明，但是，不限于显示装置驱动器芯片，而也能广泛地应用于具有芯片内的电容元件的模拟&数字混载、CPU、MPU、其他的LSI等。
[0100]此外，IXD驱动器芯片当然可以是编入了例如投影型静电电容方式触摸传感器面板(此外，电阻方式、表面弹性波方式、红外线方式、电磁感应方式等也是相同的)的控制单元的芯片。
[0101]进而，以下，取90纳米技术节点(Nanometer Technology Node)为例来具体地说明，但是，当然也能应用于比这细微的技术节点的器件和比这粗的技术节点器件。
[0102]关于以下说明的器件构造，为了方便说明，以利用栅极先(Gate First)方式的多晶硅栅极构造为前提进行说明。但是，作为栅极构造，除了多晶硅栅极之外，也可以是多晶硅硅化物栅极、硅化物栅极、多金属栅极、金属栅极等，作为栅极工艺，除了栅极先方式之夕卜，也可以是栅极后(Gate Last)方式，还可以是它们的中间的方式。此外，关于栅极绝缘膜，此处，取将氧化硅类绝缘膜作为中心的结构为例来具体地说明，但是，当然也可以是高介电性绝缘膜。
[0103]在本申请中，除了特别明示性地限定的情况之外，包括这些称“IXD驱动器芯片”。
[0104]图1是用于例示作为本申请的一个实施方式的半导体集成电路装置中的芯片布局的一例的IXD驱动器芯片的布局的芯片上表面整体图。图2是用于对图1的主要部分剖面的构造以电位关系为中心进行说明的示意性器件剖面图(低耐压MISFET和高耐压MISFET)。图3是用于对图1的主要部分剖面的构造以电位关系为中心进行说明的示意性器件剖面图(中耐压MISFET和中耐压电容元件)。图4是图2的N沟道型低耐压MISFET及其周边的更具体的器件剖面图。图5是图2的P沟道型低耐压MISFET及其周边的更具体的器件剖面图。图6是图3的N沟道型中耐压MISFET及其周边的更具体的器件剖面图。图7是图3的P沟道型中耐压MISFET及其周边的更具体的器件剖面图。图8是图3的N型中耐压MIS电容及其周边的更具体的器件剖面图。图9是示出在图8的部分中形成到第一层金属布线时的构造的器件剖面图。图10是图3的P型中耐压MIS电容及其周边的更具体的器件剖面图。图11是示出图2以及图3的高耐压MISFET和中耐压MIS电容的周边的具体构造的广区域器件剖面图。基于这些，说明了本申请的前述一个实施方式的半导体集成电路装置中的芯片布局的一例以及主要部分器件构造的一例即CMIS集成电路装置等进行说明。
[0105]首先，根据图1对集成电路芯片的布局的一例(此处，作为具体例，说明IXD驱动器芯片的一例)进行说明。如图1所示，在半导体芯片2的表面Ia (第一主面)上设置有例如高电压生成电路等电源电路PC1、PC2，从这些向作为目的的其他电路供给所需的电源电压以及基准电压(例如，15伏左右、5伏左右、3伏左右、I伏左右、一 15伏左右)。此处所说的电源电路包括从单一的电源电压(例如，3伏左右)生成全部所需电位的电源电路以及从外部供给若干个电位的电源电路。此外，在半导体芯片2的表面Ia上设置有用于输入图像、文字、图形等显示数据信号的输入电路1C，这些数据经由例如逻辑电路IC等被送到图形RAM电路GR1、GR2等。图形RAM电路GR1、GR2的数据根据需要被送到例如栅极驱动器电路⑶(输出电路I)或者源极驱动器电路SD (输出电路2)等。此处，如果例示处理的电压范围等的一例，则如下所示。即，电源电路PC1、PC2是例如一 15伏左右到正15伏左右，逻辑电路LC是例如O伏左右到1.2伏左右(例如，对应于图2的低耐压MISFET形成区域Rnl、Rpl等低电压电路区域)。输入电路IC以及源极驱动器电路SD是例如O伏左右到6伏左右(或者3.5伏左右)(例如，对应于图3的中耐压MISFET形成区域RnnuRpm等中电压电路区域以及中耐压MIS电容形成区域Rcn、Rcp)。另一方面，栅极驱动器电路⑶是例如从一 15伏左右到正15伏左右(例如，对应于图2的高耐压MISFET形成区域Rnh、Rph等高电压电路区域)。此外，这些是一例，电源电压的种类、值、范围等根据产品的代次、外部器件(显示装置)等进行各种变更。
[0106]接着，根据图2以及图3对构成图1的芯片2上的各种电路的部分的示意性剖面构造进行说明，但是，为了避免附图变得过长而视觉辨认性降低，将一个芯片的剖面分为两个部分来说明。即