，其杂质浓度比其周边的P型半导体区域(P型低耐压阱区域Wpl)高。此外，在该例子中，电容P型掺杂区域Dpc与阈值电压调整用P型掺杂区域Dpq同时形成。这样，由于设置有电容P型掺杂区域Dpc，所以，能够在广范围中确保由良好的累加模式(Accumulat1nMode)带来的电压依赖性小的特性。
[0130]接着，与图2和图3对应地，在图11中示出了与图4到图8以及图10同样地具体化了的器件剖面。但是，由于横宽度的关系，仅示出高耐压FET (与图2的一部分对应)和中耐压电容(与图3的一部分对应)，并且，简单化地图示了一部分的详细构造(详细构造在图4到图8以及图10中说明)。与上同样地，已经在图2到图8以及图10等中说明了的地方作为原则不进行重复。如图11所示，在P沟道型高耐压MISFET形成区域Rph中，在P型硅单晶基板Is的表面Ia内，设置有用于形成P沟道型高耐压MISFET (Qph)的N型高耐压阱区域Wnh。在该N型高耐压阱区域Wnh的表面区域设置有P沟道型高耐压MISFET (Qph)的P型高耐压源极漏极延伸区域28p。在P型高耐压源极漏极延伸区域28p的表面侧设置有P+型源极漏极区域7p。此外，在N型高耐压阱区域Wnh的表面区域设置有用于取得其与高耐压电源Vddh (例如，15伏左右)的接触的N+型接触区域6n。进而，在P型高耐压源极漏极延伸区域28p之间等的半导体基板2的表面Ia上经由例如高耐压栅极绝缘膜3h等设置有例如P型多晶Si栅极电极4p等的栅极电极膜。此外，虽然不是必须的，但是，在该例子中，为了工艺兼用而使例如P型高耐压源极漏极延伸区域28p与图6等的P型中耐压阱区域Wpm同时形成。
[0131]同样地，如图11所示，在N沟道型高耐压MISFET形成区域Rnh中，在P型硅单晶基板Is的表面Ia内设置有用于形成N沟道型高耐压MISFET (Qnh)的P型高耐压阱区域Wpho在该P型高耐压阱区域Wph的表面区域设置有N沟道型高耐压MISFET (Qnh)的N型高耐压源极漏极延伸区域28η。在N型高耐压源极漏极延伸区域28η的表面侧设置有N+型源极漏极区域7η。此外，在P型高耐压阱区域Wph的表面区域设置有用于取得其与高耐压电源Vssh (例如，-15伏左右)的接触的P+型接触区域6ρ。进而，在N型高耐压源极漏极延伸区域28η之间等的半导体基板2的表面Ia上经由例如高耐压栅极绝缘膜3h等设置有例如N型多晶Si栅极电极4n等的栅极电极膜。此处，P型高耐压阱区域Wph的杂质浓度比半导体基板部Is的杂质浓度高。此外，虽然不是必须的，但是，在该例子中，为了工艺兼用而使例如N型高耐压源极漏极延伸区域28η与图7等的N型中耐压阱区域Wnm同时形成。
[0132]进而，如图11所示那样，在N型中耐压MIS电容形成区域Rcn中，在半导体基板2的表面Ia内设置有用于形成N型中耐压MIS电容Cn的N型高耐压阱区域Wnh。在该N型高耐压阱区域fch的表面区域进一步设置有用于形成N型中耐压MIS电容Cn的N型低耐压阱区域Wnl。在该N型低耐压阱区域Wnl的表面区域设置有N型中耐压MIS电容Cn的电容电极取出部周边N型掺杂区域18nm等。在电容电极取出部周边N型掺杂区域18nm以及N型低耐压阱区域Wnl的表面侧设置有N+型接触区域6n。此外，在电容电极取出部周边N型掺杂区域18nm之间等的半导体基板2的表面Ia上经由例如中耐压电容绝缘膜1m (使用了中耐压栅极绝缘膜的电容绝缘膜)等设置有例如N型多晶Si电容电极14η等基板外电容电极。在N型多晶Si电容电极14η的周边的半导体基板2的表面Ia上设置有例如侧壁隔离物绝缘膜12。进而，在N型多晶Si电容电极14η的上表面根据需要设置有栅极上硅化物膜9g (例如，钴硅化物膜)，在N+型接触区域6n等的上表面设置有基板上硅化物膜9s。
[0133]同样地如图11所示那样，在P型中耐压MIS电容形成区域Rcp中，在半导体基板2的表面Ia内设置有用于形成P型中耐压MIS电容Cp的N型高耐压阱区域Wnh。在该N型高耐压阱区域fch的表面区域进一步设置有用于形成P型中耐压MIS电容Cp的P型低耐压阱区域Wpl。在该P型低耐压阱区域Wpl的表面区域设置有P型中耐压MIS电容Cp的电容电极取出部周边P型掺杂区域18pm等。在电容电极取出部周边P型掺杂区域18pm以及P型低耐压阱区域Wpl的表面侧设置有P+型接触区域6p。此外，在电容电极取出部周边P型掺杂区域18pm之间等的半导体基板2的表面Ia上经由例如中耐压电容绝缘膜1m (使用了中耐压栅极绝缘膜的电容绝缘膜)等设置有例如P型多晶Si电容电极14p等基板外电容电极。在P型多晶Si电容电极14p的周边的半导体基板2的表面Ia上设置有例如侧壁隔离物绝缘膜12。进而，在P型多晶Si电容电极14p的上表面根据需要设置有栅极上硅化物膜9g (例如，钴硅化物膜)，在P+型接触区域6p等的上表面设置有基板上硅化物膜9s。
[0134]2.本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例的说明(主要根据图12到图27并参照图9、图11等)
在本部分中，取在部分I中说明的器件构造为例来说明其制造方法的一例。因此，以下的制造方法不仅能够应用于部分I中的器件构造，也能够大体上原样地应用于变形例等的器件构造。因此，在变形例等中，作为原则不重复该部分的说明，而仅说明不同的部分。此夕卜，此处所示的工艺是一例，当然要素工艺及其顺序等能够进行各种变更。
[0135]此外，在所有部分及以下中，取在P型单晶硅基板上形成器件的情况为例来具体地进行说明，但是，当然也可以是在N型单晶硅基板上、绝缘基板上、其他的半导体基板上等形成的情况。同样地，在所有部分及以下中，取在P型单晶硅基板(非外延基板)的表面设置深阱区域而在其中设置形成MISFET等的浅阱区域的情况为例来具体地进行说明。但是，当然也可以是使用在P型单晶硅基板上具有例如P型外延层的外延基板而在该P型外延层之中设置形成MISFET等的浅阱区域的情况。但是，使用非外延基板的那方在成本方面是有利的。
[0136]以下，为了便于说明，从相同的晶片(例如，单晶硅晶片)的相同的芯片区域内抽出说明上重要的6个区域进行说明。
[0137]图12是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(N型高耐压阱区域引入工序)的各主要部分器件剖面图。图13是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(N型中耐压阱区域引入工序)的各主要部分器件剖面图。图14是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(元件隔离区域形成工序)的各主要部分器件剖面图。图15是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(P型中耐压阱区域引入工序)的各主要部分器件剖面图。图16是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(P型低耐压阱区域引入工序)的各主要部分器件剖面图。图17是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(N型低耐压阱区域引入工序)的各主要部分器件剖面图。图18是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(栅极绝缘膜成膜工序)的各主要部分器件剖面图。图19是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(多晶硅膜成膜工序)的各主要部分器件剖面图。图20是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(多晶硅膜掺杂工序)的各主要部分器件剖面图。图21是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(栅极电极加工工序)的各主要部分器件剖面图。图22是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(低耐压源极漏极延伸区域引入工序)的各主要部分器件剖面图。图23是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(中耐压源极漏极延伸区域引入工序)的各主要部分器件剖面图。图24是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(侧壁隔离物绝缘膜形成工序)的各主要部分器件剖面图。图25是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(N+型源极漏极区域等引入工序)的各主要部分器件剖面图。图26是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(P+型源极漏极区域等引入工序)的各主要部分器件剖面图。图27是用于对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明的制造工序中途(硅化物膜形成工序)的各主要部分器件剖面图。基于这些对本申请的前述一个实施方式的半导体集成电路装置的制造方法中的主要部分工艺的一例进行说明。
[0138]首先，准备例如P型单晶硅基板I (半导体晶片)(参照图12)。作为半导体晶片I的尺寸，例如300 Φ在量产上是优选的，但是，根据需要也可以是450 Φ、200Φ等。作为半导体晶片1，除了 P型单晶硅晶片之外，也可以是外延晶片、SOI晶片、在绝缘基板上形成了半导体层的晶片。此外，导电类型不限于P型，也可以是N型等。进而，作为半导体的材质，除了硅以外，也可以是含硅的复合半导体(SiGe、SiC等)、不含硅的半导体(Ge、GaAs, GaN,其他混晶类半导体等)。但是，硅类半导体晶片与CMIS工艺的适合性良好。此外，特别地，P型单晶硅晶片(非外延晶片)在成本方面具有优点。
[0139]接着，如图12所示那样，将利用通常的光刻法进行图案化后的抗蚀剂图案(抗蚀剂膜)作为掩模，从晶片I (Is)的表面Ia (第一主面)侧对例如N型杂质进行离子注入等，由此，在晶片I (Is)的表面Ia (第一主面)内形成N型高耐压阱区域Wnh。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类:磷；注入角度:垂直或者大致垂直；注入能量:2MeV左右；剂量:4X 11Vcm2左右。此时，形成N型高耐压阱区域Wnh的区域在图12中是例如N型中耐压MIS电容形成区域Rcn、P型中耐压MIS电容形成区域Rep、N沟道型低耐压MISFET形成区域Rnl、N沟道型中耐压MISFET形成区域Rnm、P沟道型低耐压MISFET形成区域Rpl、P沟道型中耐压MISFET形成区域Rpm等。进而，图2等所示的N型高耐压阱区域fch等也同时被形成。之后，利用例如灰化等除去变得不需要的抗蚀剂膜，根据需要实施杂质的活性化退火。由此，在P型单晶硅晶片I的P型硅单晶基板Is (半导体基板部)的表面Ia内形成有多个N型高耐压阱区域Wnh。此外，如图11所示那样，N型高耐压阱区域fch与成为P沟道型高耐压MISFET形成区域Rph的基底的N型高耐压阱区域Wnh同时形成。此外，如图11所示那样，成为N沟道型高耐压MISFET形成区域Rnh的基底的P型高耐压阱区域Wph也与N型高耐压阱区域Wnh相继地以同样的方法引入。
[0140]接着，如图13所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案(抗蚀剂膜)作为掩模，从晶片I的表面Ia侧对例如N型杂质进行离子注入等，由此，在P沟道型中耐压MISFET形成区域Rpm等的晶片I(Is)的表面Ia内形成N型中耐压阱区域Wnm。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类:磷；注入角度:垂直或者大致垂直；注入能量:360keV左右；剂量:8 X 11Vcm2左右。之后，利用例如灰化等除去变得不需要的抗蚀剂膜，根据需要实施杂质的活性化退火。
[0141]此外，虽然不是必须的，但是，在该例子中，与N型中耐压阱区域Wnm的引入同时地引入图11中的N沟道型高耐压MISFET形成区域Rnh的N型高耐压源极漏极延伸区域28η。艮P，工艺性地兼用。
[0142]接着，如图14所示那样，形成例如STKShallow Trench Isolat1n:浅沟槽隔离)区域11等元件隔离区域。此外，虽然不是必须的，但是，在该例子中，与此同时地，在图11的N沟道型高耐压MISFET形成区域Rnh以及P沟道型高耐压MISFET形成区域Rph也形成STI区域11等元件隔离区域。
[0143]接着，如图15所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案(抗蚀剂膜)作为掩模，从晶片I的表面Ia侧对例如P型杂质进行离子注入等，由此，在N沟道型中耐压MISFET形成区域Rnm等的晶片I的表面Ia内形成P型中耐压阱区域Wpm。作为离子注入的条件，即:
(I)作为第一次(以下顺序并不重要。以下相同)，例如能作为优选的条件而例示如下，艮P，离子种类:硼；注入角度:垂直或者大致垂直；注入能量:200keV左右；剂量:1X1013/cm2左右。
[0144](2)作为第二次，例如能作为优选的条件而例示如下，S卩，离子种类:硼；注入角度:垂直或者大致垂直；注入能量:100keV左右；剂量:2 X 11Vcm2左右。
[0145](3)作为第三次，例如能作为优选的条件而例示如下，S卩，离子种类:硼；注入角度:垂直或者大致垂直；注入能量:50keV左右；剂量:1.5 X 11Vcm2左右。
[0146]此外，关于杂质的具体性引入顺序，此处示出的是一例，当然能够根据需要进行变更(这在以下也是相同的)。此外，可以根据需要进行阈值电压调整用的离子注入等(以下也是同样的)。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。
[0147]此外，虽然不是必须的，但是，在该例子中，与P型中耐压阱区域Wpm的引入同时地引入图11中的P沟道型高耐压MISFET形成区域Rph的P型高耐压源极漏极延伸区域28p。
[0148]接着，如图16所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案(抗蚀剂膜)作为掩模，从晶片I的表面Ia侧对例如P型杂质进行离子注入等，由此，在N沟道型低耐压MISFET形成区域Rnl等的晶片I的表面Ia内形成P型低耐压阱区域Wpl。此时，同时地，在P型中耐压MIS电容形成区域Rcp也进行相同的离子注入，而形成P型低耐压阱区域Wpl。作为离子注入的条件，即:
(O作为第一次，例如能作为优选的条件而例示如下，即，离子种类:硼；注入角度:垂直或者大致垂直；注入能量:200keV左右；剂量:lX1013/cm2左右。
[0149](2)作为第二次，例如能作为优选的条件而例示如下，S卩，离子种类:硼；注入角度:垂直或者大致垂直；注入能量:10keV左右；剂量:lX1013/cm2左右。
[0150](3)作为第三次，例如能作为优选的条件而例示如下，S卩，离子种类:硼；注入角度:垂直或者大致垂直；注入能量:50keV左右；剂量:2 X 11Vcm2左右。
[0151]接着，在该状态下，根据需要，与前述同样地实施用于调整被形成在N沟道型MISFET形成区域Rnl等的N沟道型低耐压MISFET (Qnl)的阈值电压的离子注入(参照图
4)。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类:硼(P型杂质)；注入角度:垂直或者大致垂直；注入能量:1keV左右；剂量:1 X 11Vcm2左右。由此，形成了阈值电压调整用P型掺杂区域Dpq (参照图4)。此时，同时地，在P型中耐压MIS电容形成区域Rcp也进行相同的离子注入，而形成电容P型掺杂区域Dpc (参照图10)。之后，利用例如灰化等除去变得不需要的抗蚀剂膜。将该阈值调整的离子注入应用于电容区域是任意的，当应用时，使表面浓度进一步提高，因此，具有使电容元件的电压依赖性更小的效果。
[0152]接着，如图17所示那样，将利用例如通常的光刻法进行图案化后的抗蚀剂图案(抗蚀剂膜)作为掩模，从晶片I的表面Ia侧对例如N型杂质进行离子注入等，由此，在P沟道型低耐压MISFET形成区域Rpl等的晶片I的表面Ia内形成N型低耐压阱区域Wnl。此时，同时地，在N型中耐压MIS电容形成区域Rcn也进行相同的离子注入，而形成N型低耐压阱区域Wnl。作为离子注入的条件，即:
(I)作为第一次，例如能作为优选的条件而例示如下，即，离子种类:磷；注入角度:垂直或者大致垂直；注入能量:600keV左右；剂量:1X 1013/cm2左右。
[0153](2)作为第二次，例如能作为优选的条件而例示如下，S卩，离子种类:磷；注入角度:垂直或者大致垂直；注入能量:300keV左右；剂量:lX1013/cm2左右。
[0154](3)作为第三次，例如能作为优选的条件而例示如下，S卩，离子种类:磷；注入角度:垂直或者大致垂直；注入能量:200keV左右；剂量:4X 11Vcm2左右。
[0155]接着，在该状态下，根据需要，与前述同样地实施用于调整被形成在P沟道型MISFET形成区域Rpl等的P沟道型低耐压MISFET (Qpl)的阈值电压的离子注入(参照图
5)。作为离子注入的条件，例如能作为优选的条件而例示如下，即，离子种类:砷(N型杂质)；注入角度:垂直或者大致垂直；注入能量:40keV左右；剂量:1 X 11Vcm2左右。由此，形成阈值电压调整用N型掺杂区域Dnq (参照图5)。此时，同时地，在N型中耐压MIS电容形成区域Rcn也进行相同的离子注入，而形成电容N型掺杂区域Dnc (参照图8)。之后，利用例如灰化等除去变得不需要的抗蚀剂膜，根据需要实施杂质的活性化退火。将该阈值调整的离子注入应用于电容区域是任意的，当应用时，使表面浓度进一步提高，因此，具有使电容元件的电压依赖性更小的效果。
[0156]接着，如图18所示那样，利用例如热氧化等来在N沟道型中耐压MISFET形成区域Rnm以及P沟道型中耐压MISFET形成区域Rpm的半导体晶片I (Is)的表面Ia侧的半导体表面形成中耐压栅极绝缘膜3m。此时，同时地，在N型中耐压MIS电容形成区域Rcn以及P型中耐压MIS电容形成区域Rcp的半导体晶片I (Is)的表面Ia侧的半导体表面形成中耐压电容绝缘膜1m (使用了中耐压栅极绝缘膜的电容绝缘膜)。进而，此时，同时地，在N沟道型低耐压MISFET形成区域Rnl以及P沟道型低耐压MISFET形成区域Rpl的半导体晶片I (I