在图5以及图8中所说明的那样，N型中耐压MIS电容Cn在所谓的沟道区域(基板电容电极)引入电容N型掺杂区域Dnc。这是利用了以下点:具有P型栅极电极的P沟道型低耐压MISFET (Qpl)成为表面沟道型MISFET，因此，对于阈值电压的控制，在沟道区域(基板电容电极)即N型低耐压阱区域Wnl的表面需要N型的阈值电压调整用杂质注入。
[0192]另一方面，如在图4以及图10中所说明的那样，P型中耐压MIS电路Cp在所谓的沟道区域(基板电容电极)引入电容P型掺杂区域Dpc。这是利用了以下点:具有N型栅极电极的N沟道型低耐压MISFET (Qnl)成为表面沟道型MISFET，因此，对于阈值电压的控制，在沟道区域(基板电容电极)即P型低耐压阱区域Wpl的表面需要P型的阈值电压调整用杂质注入。
[0193](5)与前述实施方式(包括变形例)的各种电容元件相关的补充性说明(主要一起参照图8、图10和图28等、以及图29到图31)
以上说明的各种电容元件即N型中耐压MIS电容Cn和P型中耐压MIS电容Cp既能单独地利用，也能彼此组合地利用。
[0194]参照图28到图31，若对图8的N型中耐压MIS电容Cn的主要特征(包括追加的特征)进行列表，则如以下那样。构成这些主要特征的各主要特长以及构成追加特征的各追加特征既能分别单独地利用，也能彼此组合地利用(包括交叉性组合)。此外，这在以下也是相同的。即，图8的N型中耐压MIS电容Cn的主要特征(包括优点等)在于，例如，
(5-1-1)当基板电容电极为N型并使电容栅极为高电位侧时，能够进行累加模式的工作这点。因此，除了能够使电容的电压依赖性变小之外，还能够应用于电容的两端的电压的正负调换的用途。
[0195](5-1-2)基板电容电极为浓度比较高的N型低耐压阱区域(与核心区域的P沟道型低耐压MISFET对应的阱区域)，因此，能够进行稳定的累加模式的工作等。
[0196](5-1-3)电容栅极电极为N型多晶硅膜(包括具有其的膜)即N型电容栅极电极，因此，能够使电容的电压依赖性变小。此外，在作为双N型MIS电容(相同导电类型MIS电容)的情况下，还能够同时享受(5-1-1)或(5-1-2)的优点。
[0197](5-1-4)在所谓的沟道区域(中耐压电容绝缘膜正下方的N型半导体区域)设置与阈值电压调整用N型掺杂区域Dnq同时引入的电容N型掺杂区域Dnc，因此，能够在不需要追加的工艺的情况下使电容的电压依赖性变小。这是因为，在能利用的N型沟道注入之中，属于最高浓度。
[0198](5-1-5)作为追加的内容，如图30所示那样，使从基板电容电极的电极取出仅为栅极电极的直接周边的接触区域，由此，能够缩小N型MIS电容的占有面积。
[0199]同样地，参照图29到图31，若将图10的P型中耐压MIS电容Cp的主要特征(包括追加的特征)进行列表，则如以下那样。构成这些主要特征的各主要的特长以及构成追加的特征的各追加的特征既能分别单独地利用，也能彼此组合地利用(包括交叉性组合)。此夕卜，这在以下也是相同的。即，图10的P型中耐压MIS电容Cp的主要特征(包括优点等)，例如，
(5-2-1)当基板电容电极为P型并使电容栅极为低电位侧时，能够进行累加模式的工作这点。因此，除了能够使电容的电压依赖性变小之外，也能够应用于电容的两端的电压的正负调换的用途。
[0200](5-2-2)基板电容电极为浓度比较高的P型低耐压阱区域(与核心区域的N沟道型低耐压MISFET对应的阱区域)，因此，能够进行稳定的累加模式的工作等。
[0201](5-2-3)电容栅极电极为P型多晶硅膜(包括具有其的膜)即P型电容栅极电极，因此，能够使电容的电压依赖性变小。此外，在作为双P型MIS电容(相同导电类型MIS电容)的情况下，还能够同时享受(5-2-1)或(5-2-2)的优点。
[0202](5-2-4)在所谓的沟道区域(中耐压电容绝缘膜正下方的P型半导体区域)设置与阈值电压调整用P型掺杂区域Dpq同时引入的电容P型掺杂区域Dpc，因此，能够在不需要追加的工艺的情况下使电容的电压依赖性变小。这是因为，在能利用的P型沟道注入之中，属于最高浓度。
[0203](5-2-5)作为追加的内容，如图30所示那样，使从基板电容电极的电极取出仅为栅极电极的直接周边的接触区域，由此，能够缩小P型MIS电容的占有面积。
[0204](5-2-6)进而，如图28所示那样，在容纳中耐压MISFET的N型高耐压阱区域内设置了 P型中耐压MIS电容Cp的结构中，能够享受其他的优点。例如，如图31所示那样，在前述中耐压MISFET构成第二放大级放大器Amp2 (或者第一放大级放大器Ampl)等、P型中耐压MIS电容Cp构成相位互电容Cm等情况下，能够缩小布局面积。
[0205]5.总结
以上，基于实施方式具体地说明了本发明人完成的发明，但是，本发明并不限于此，当然能够在不偏离其主旨的范围中进行各种变更。
[0206]例如，在前述实施方式中，关于多层布线层，取铝类非埋入布线为例来具体地说明，但是，作为多层布线层，例如，当然也可以是铜类等埋入布线。
[0207]此外，在前述实施方式中，作为典型的例子，取LCD驱动器为例来具体地说明，但是，本发明并不限于此，当然也可以是装载了 LCD驱动器和其他的器件驱动器、CPU、GPU、MCU、其他的逻辑电路、模拟电路等结构。
[0208]进而，在前述实施方式中，作为显示装置，取液晶显示装置为例来具体地说明，但是，本发明并不限于此，也可以是有机ELD等显示装置。
[0209]此外，在前述实施方式中，作为液晶显示装置，取a-Si (amorphous silicon:非晶娃)型为前提来说明，但是，也可以是LTPS (Low-Temperature Poly-Silicon:低温多晶娃)型。
[0210]附图标记说明1:半导体晶片；
Ia:半导体晶片或者芯片的表面(第一主面)；
Ib:半导体晶片或者芯片的背面(第二主面)；
Is:P型娃单晶基板(半导体基板部)；
2:半导体芯片(半导体基板)；
3h:高耐压栅极绝缘膜；
31:低耐压栅极绝缘膜；
3m:中耐压栅极绝缘膜；
4:多晶娃月旲；
4n:N型多晶Si栅极电极；
4p:P型多晶Si栅极电极；
5nh:N型高耐压源极漏极区域；
5ph:P型高耐压源极漏极区域；
5nl:N型低耐压源极漏极区域；
5pl:P型低耐压源极漏极区域；
5nm:N型中耐压源极漏极区域；
5pm:P型中耐压源极漏极区域；
6n:N+型接触区域；
6p:P+型接触区域；
7n:N+型源极漏极区域；
7p:P+型源极漏极区域；
8nl:N型低耐压源极漏极延伸区域；
8pl:P型低耐压源极漏极延伸区域；
8nm:N型中耐压源极漏极延伸区域；
8pm:P型中耐压源极漏极延伸区域；
9g:栅极上硅化物膜或者基板外电容电极上硅化物膜；
9s:基板上硅化物膜；
1m:中耐压电容绝缘膜(使用了中耐压栅极绝缘膜的电容绝缘膜)；
II:STI区域(元件隔离绝缘膜)；
12:侧壁隔离物绝缘膜；
14η:Ν型多晶Si电容电极(基板外电容电极)；
14ρ:Ρ型多晶Si电容电极(基板外电容电极)；
15nm:N型电容电极取出区域；
15pm:P型电容电极取出区域；
18nm:电容电极取出部周边N型掺杂区域；
18pm:电容电极取出部周边P型掺杂区域；
21:氮化娃类蚀刻停止绝缘膜；
22:氧化硅类金属前绝缘膜；
23!插塞；24:第一层布线层间绝缘膜；
25:铝类金属第一层布线；
28η:Ν型高耐压源极漏极延伸区域；
28ρ:Ρ型高耐压源极漏极延伸区域；Ampl:第一放大级放大器；
Amp2:第二放大级放大器；
B:输入侧节点；
Cm:相位补偿电容；
Cn:N型中耐压MIS电容；
Cp:P型中耐压MIS电容；
Dnc:电容N型掺杂区域；
Dnp:阈值电压调整用N型掺杂区域；Dpc:电容P型掺杂区域；
Dpq:阈值电压调整用P型掺杂区域；
F:输出侧节点；
GD:栅极驱动器电路(输出电路I);
GR1、GR2:图形RAM电路；
IC:输出电路；
LC:逻辑电路；
PC1、PC2:电源电路；
Qnh:N沟道型高耐压MISFET ；
Qnl:N沟道型低耐压MISFET ；
Qnm:N沟道型中耐压MISFET ；
Qph:P沟道型高耐压MISFET ；
Qpl:P沟道型低耐压MISFET ；
Qpm:P沟道型中耐压MISFET ；
Rcn:N型中耐压MIS电容形成区域；
Rcp:P型中耐压MIS电容形成区域；
Rnh:N沟道型高耐压MISFET形成区域；Rnl:N沟道型低耐压MISFET形成区域；Rnm:N沟道型中耐压MISFET形成区域；Rph:P沟道型高耐压MISFET形成区域；Rpl:P沟道型低耐压MISFET形成区域；Rpm:P沟道型中耐压MISFET形成区域；SD:源极驱动器电路(输出电路2);
So:输出信号；
S+、S-:差分输入信号；
Vddh:高耐压电源；
Vddl:低耐压电源；Vddm:中耐压电源；
Vssh:高耐压接地；
Vssm:中耐压接地(低耐压接地)；
Wnh:N型高耐压阱区域；
Wnl:N型低耐压阱区域；
Wnm:N型中耐压阱区域；
Wph:P型高耐压阱区域；
Wpl:P型低耐压阱区域；
Wple:与P型中耐压阱区域为相同程度的深度的P型低耐压阱区域；Wpm:P型中耐压阱区域。
【主权项】
1.一种半导体集成电路装置，包括以下: (a)半导体基板，具有第一主面； (b)第一N型低耐压阱区域，形成在所述半导体基板的所述第一主面内； (c)P沟道型低耐压MISFET，形成在所述第一N型低耐压阱区域的表面区域； (d)第二N型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一 N型低耐压阱区域同时形成；以及 Ce) N型中耐压MIS电容，设置在所述第二 N型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二 N型低耐压阱区域作为一个电容电极。
2.如权利要求1所述的半导体集成电路装置，其中， 所述N型中耐压MIS电容的另一个电容电极是N型多晶硅电极。
3.如权利要求2所述的半导体集成电路装置，其中， 所述半导体基板是P型硅单晶基板。
4.如权利要求3所述的半导体集成电路装置，其中，还包括以下: Cf)第一 P型低耐压阱区域，形成在所述半导体基板的所述第一主面内； (g)N沟道型低耐压MISFET，形成在所述第一 P型低耐压阱区域的表面区域； (h)第二P型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一 P型低耐压阱区域同时形成；以及 (i)P型中耐压MIS电容，设置在所述第二 P型低耐压阱区域的表面区域，耐压比所述N沟道型低耐压MISFET高，将所述第二 P型低耐压阱区域作为一个电容电极。
5.如权利要求4所述的半导体集成电路装置，其中， 所述半导体集成电路装置是显示装置驱动用。
6.如权利要求4所述的半导体集成电路装置，其中， 所述半导体集成电路装置是液晶显示装置驱动用。
7.如权利要求6所述的半导体集成电路装置，其中，还包括以下: (j )第一 N型高耐压阱区域，以平面性地内包所述第一 P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第一 P型低耐压阱区域深；以及 (k)第二 N型高耐压阱区域，以平面性地内包所述第二 P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第二 P型低耐压阱区域深，与所述第一 N型高耐压阱区域同时形成。
8.如权利要求3所述的半导体集成电路装置，其中，还包括以下: (I)阈值电压调整用N型掺杂区域，形成在所述第一 N型低耐压阱区域的沟道区域；以及 (m)电容N型掺杂区域，在所述第二N型低耐压阱区域的所述另一个电容电极所对置的表面附近区域与所述阈值电压调整用N型掺杂区域同时形成。
9.如权利要求3所述的半导体集成电路装置，其中，还包括以下: (η)第三N型高耐压阱区域，在所述半导体基板的所述第一主面内比所述第二 P型低耐压阱区域深且与所述第一 N型高耐压阱区域同时形成； (ο)第一 N型中耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成； (P) P沟道型中耐压MISFET，形成在所述第一 N型中耐压阱区域的表面区域； (q)所述第二 P型低耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；以及 Cr) P型中耐压MIS电容，设置在所述第二 P型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二 P型低耐压阱区域作为一个电容电极。
10.如权利要求9所述的半导体集成电路装置，其中，还包括以下: (s)第一 P型中耐压阱区域，在所述半导体基板的所述第一主面内以与所述第一 N型中耐压阱区域和所述第二 P型低耐压阱区域接壤的方式设置在它们之间。
11.一种半导体集成电路装置，包括以下: (a)半导体基板，具有第一主面； (b)第一P型低耐压阱区域，形成在所述半导体基板的所述第一主面内； (c)N沟道型低耐压MISFET，形成在所述第一 P型低耐压阱区域的表面区域； (d)第二P型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一 P型低耐压阱区域同时形成；以及 Ce) P型中耐压MIS电容，设置在所述第二 P型低耐压阱区域的表面区域，耐压比所述N沟道型低耐压MISFET高，将所述第二 P型低耐压阱区域作为一个电容电极。
12.如权利要求11所述的半导体集成电路装置，其中， 所述P型中耐压MIS电容的另一个电容电极是P型多晶硅电极。
13.如权利要求12所述的半导体集成电路装置，其中， 所述半导体基板是P型硅单晶基板。
14.如权利要求13所述的半导体集成电路装置，其中，还包括以下: Cf)第一 N型低耐压阱区域，形成在所述半导体基板的所述第一主面内； (g)P沟道型低耐压MISFET，形成在所述第一 N型低耐压阱区域的表面区域； (h)第二N型低耐压阱区域，在所述半导体基板的所述第一主面内与所述第一 N型低耐压阱区域同时形成；以及 (i ) N型中耐压MIS电容，设置在所述第二 N型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二 N型低耐压阱区域作为一个电容电极。
15.如权利要求14所述的半导体集成电路装置，其中， 所述半导体集成电路装置是显示装置驱动用。
16.如权利要求14所述的半导体集成电路装置，其中， 所述半导体集成电路装置是液晶显示装置驱动用。
17.如权利要求16所述的半导体集成电路装置，其中，还包括以下: (j )第一 N型高耐压阱区域，以平面性地内包所述第一 P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第一 P型低耐压阱区域深；以及 (k)第二 N型高耐压阱区域，以平面性地内包所述第二 P型低耐压阱区域的方式在所述半导体基板的所述第一主面内形成，比所述第二 P型低耐压阱区域深，与所述第一 N型高耐压阱区域同时形成。
18.如权利要求13所述的半导体集成电路装置，其中，还包括以下: (I)阈值电压调整用P型掺杂区域，形成在所述第一 P型低耐压阱区域的沟道区域；以及 (m)电容P型掺杂区域，在所述第二P型低耐压阱区域的所述另一个电容电极所对置的表面附近区域与所述阈值电压调整用P型掺杂区域同时形成。
19.如权利要求13所述的半导体集成电路装置，其中，还包括以下: (η)第三N型高耐压阱区域，在所述半导体基板的所述第一主面内比所述第二 P型低耐压阱区域深且与所述第一 N型高耐压阱区域同时形成； (ο)第一 N型中耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成； (P) P沟道型中耐压MISFET，形成在所述第一 N型中耐压阱区域的表面区域； (q)所述第二 P型低耐压阱区域，在所述半导体基板的所述第一主面内以被所述第三N型高耐压阱区域平面性地内包的方式形成；以及 Cr) P型中耐压MIS电容，设置在所述第二 P型低耐压阱区域的表面区域，耐压比所述P沟道型低耐压MISFET高，将所述第二 P型低耐压阱区域作为一个电容电极。
20.如权利要求19所述的半导体集成电路装置，其中，还包括以下: (s)第一 P型中耐压阱区域，在所述半导体基板的所述第一主面内以与所述第一 N型中耐压阱区域和所述第二 P型低耐压阱区域接壤的方式设置在它们之间。
【专利摘要】本发明涉及半导体集成电路装置。在LCD驱动器IC芯片等显示装置驱动用IC芯片中，在输入和输出电路中多采用运算放大器，作为其补偿用电容器，中耐压芯片内电容器成为必须的。在产品领域中，成本竞争力非常重要，因此，多采用面积效率良好的MIS电容。但是，与在VCO电路等中多采用的所谓的变容二极管不同，谋求电容的电压依赖性尽量小的特性。因此，追加附加的工艺来降低电容的电压依赖性，但是，存在工艺成本上升的问题。本申请发明是，通过第一导电型低耐压阱区域构成在半导体集成电路装置上的I/O电路等中使用的第一导电型中耐压芯片内MIS电容的半导体基板侧电容电极。
【IPC分类】H01L27-06, H01L29-94, H01L29-78, H01L21-77
【公开号】CN104701318
【申请号】CN201410753789
【发明人】田矢真敏, 加藤邦彦
【申请人】辛纳普蒂克斯显像装置株式会社
【公开日】2015年6月10日
【申请日】2014年12月10日
【公告号】US20150162323