一种双槽形结构的半浮栅器件及其制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造工艺技术领域，尤其涉及一种双槽形结构的半浮栅器件及其制造方法。
【背景技术】
[0002]半导体存储器被用于各种电子领域。其中，非挥发性存储器(NonvolatileMemory, NVM)可以在断电的情况下长期保存数据。浮栅晶体管(Floating GateTransistor, FGT)是非挥发性存储器众多变种的主流结构。
[0003]FGT与金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor FieldEffect Transistor，MOSFET)结构相似，可以看成MOSFET中单层栅介质层改变为两层绝缘层(insulator)中嵌入一电荷存储层(charge storage layer)的“三明治”栅。其中，电荷存储层由于被绝缘层环绕，因此被称为浮栅。浮栅中的存储电荷数量可以调节晶体管阈值电压的大小，即对应于逻辑的“O”与“I”。浮栅中的电荷注入有两种方式:隧穿(Fowler-Nordheim)和热载流子注入。这两种方式都需要较高的工作电压，且载流子的注入效率较低，因此存在功耗和速度问题。
[0004]为了进一步提高非挥发性存储器的性能，提出了半浮栅晶体管(Semi FloatingGate Transistor, SFGT)的概念，即漏区与浮栅晶体管的绝缘层处开一个窗口，通过嵌入漏区的平面隧穿场效应晶体管(Tunneling Field Effect Transistor，TFET)实现对浮栅的充放电。半浮栅晶体管采用带间隧穿机制，大大降低了器件的工作电压，并且提高了器件的工作速度。
[0005]半浮栅器件作为一种新型的存储器件，可以应用与不同的集成电路。它可以取代一部分静态随机存储器(SRAM)，提高高速处理器性能；也可以应用于动态随机存储器(DRAM)领域，提高计算机内存功能。
[0006]浮栅晶体管在CPU的高速缓存(Cache) ,DRAM和CMOS图像传感器等领域有很好的应用前景，且优势明显。比如CPU的高速缓存，现在通常采用6个MOS晶体管构成一个存储单元(SRAM)，集成度低，占用面积大。在28nm英特尔XeonCPU中约一半的面积被迫交给缓存占用，极大地浪费了资源。因此，由半浮栅晶体管(SFGT)构成的SRAM单元面积更小，密度相比传统SRAM大约可提高10倍。半浮栅晶体管还可以应用于动态随机存储器(DRAM)领域。其基本单元由ITlC构成，也就是一个晶体管加一个电容的结构。由于其电容需要保持一定电荷量来有效地存储信息，无法像MOSFET那样持续缩小尺寸。业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密度提升，电容加工的技术难度和成本大幅度提高。因此，业界一直在寻找可以用于制造DRAM的无电容器件技术，而半浮栅晶体管构成的DRAM无需电容器便可实现传统DRAM全部功能，不但成本大幅降低，而且集成度更高，读写速度更快。
[0007]图1是现有技术的一种平面沟道的半导体存储器，包括:在半导体衬底100内形成具有半导体衬底相反掺杂类型的源区102和漏区103，半导体衬底100可以为单晶硅、多晶硅或者绝缘体上的硅。在半导体衬底100内、介于源区102和漏区103之间形成有器件的平面沟道区116，平面沟道区116是该半导体存储器在进行工作时形成的反型层。在源区102和漏区103内还分别形成高掺杂浓度的掺杂区111和掺杂区112，掺杂区111和掺杂区112与源区和漏区具有相同的掺杂类型。
[0008]在源区102、沟道区116和漏区103之上形成有第一层绝缘层104，且在漏区103之上形成第一层绝缘层104和浮栅开口 105形成一个作为电荷存储节点的浮栅107，浮栅107具有与漏区103相反的掺杂类型，且浮栅107中掺杂杂质会通过浮栅开口 105扩散至漏区103中形成扩散区106，从而通过浮栅开口 105在浮栅107与漏区103之间形成一个PN结二极管。
[0009]覆盖浮栅107和所述PN结二极管结构形成有第二层绝缘层108在第二层绝缘层108之上、覆盖并包围浮栅107形成有器件的控制栅109。在控制栅109的两侧还形成有侧墙110。该半导体存储器还包括由导电材料形成的用于将源区102、控制栅109、漏区103、半导体衬底100与外部电极相连接的源区的接触113、控制栅的接触114、漏区接触115和衬底接触116。
[0010]以N型半浮栅器件为例，当控制栅109施加负偏压并且漏区103施加正偏压时，扩散区106、漏区103与漏区掺杂区112形成一个嵌入平面隧穿场效应晶体管(TFET)，此时嵌入TFET沟道形成P型沟道，并在漏区103与漏区扩散区112之间发生带间隧穿，此时电流由漏区掺杂区112经过沟道流入半浮栅107之中，半浮栅中的电荷增加，该过程即为写入逻辑“I”;当控制栅109施加正偏压并且漏区103施加负偏压，扩散区106与漏区103构成的PN结二极管正偏，使得半浮栅107中存储的电荷释放，半浮栅中的电荷减少，该过程即为写入逻辑“O”的过程。这样电荷注入和释放过程不同于传统浮栅器件工作模式，使得器件的工作电压大大降低，存储速度提高。
[0011]但是，如图1所示的现有技术的半浮栅晶体管SFGT具有以下缺陷:
[0012]1、器件为平面沟道器件，需要占据更多的衬底面积导致芯片的集成密度降低。
[0013]2、嵌入的隧穿场效应晶体管TFET为平面结构，芯片面积增大导致集成度降低；在发生隧穿下，漏电较高。
[0014]3、嵌入的硅材料的隧穿场效应晶体管TFET禁带宽度较高导致带间隧穿的发生率不高，导致器件存储速度降低。
【发明内容】
[0015]本发明的目的在于弥补上述现有技术的不足，提供一种双槽形结构的半浮栅器件及其制造方法，器件占用面积更小，带间隧穿发生率更大，也可有效防止器件漏电。
[0016]为实现上述目的，本发明提供一种双槽形结构的半浮栅器件，其包括:
[0017]具有第一种掺杂类型的半导体衬底；
[0018]在所述半导体衬底内形成的用于器件隔离的场氧区，场氧区之间形成有源区；
[0019]在所述半导体衬底有源区内形成的具有第二种掺杂类型的轻掺杂源区和轻掺杂漏区；
[0020]在所述轻掺杂源区和轻掺杂漏区之间形成的第一槽形区域，用于形成槽形沟道，所述第一槽形区域的深度大于所述轻掺杂源区、轻掺杂漏区的深度；
[0021]覆盖所述轻掺杂源区、轻掺杂漏区和槽形沟道形成的第一绝缘层；
[0022]在所述轻掺杂漏区上方靠近槽形沟道的第一绝缘层处形成的浮栅开口 ；
[0023]覆盖所述第一绝缘层和浮栅开口形成的第一种掺杂类型的浮栅；
[0024]在所述浮栅开口下方的轻掺杂漏区中形成的具有第一种掺杂类型的扩散区；
[0025]在未被所述浮栅覆盖的轻掺杂漏区内形成的第二槽形区域，所述第二槽形区域的深度小于所述轻掺杂漏区深度；
[0026]覆盖所述轻掺杂源区、轻掺杂漏区、浮栅与第二槽形区域表面形成的第二绝缘层；
[0027]覆盖所述第二绝缘层形成的第二种掺杂类型的控制栅及其两侧的侧墙；
[0028]在所述控制栅两侧的轻掺杂源区和轻掺杂漏区内形成的重掺杂源区和重掺杂漏区，所述重掺杂漏区为窄禁带材料，所述第二槽形区域位于所述扩散区和重掺杂漏区之间；
[0029]以及所述重掺杂源区、重掺杂漏区、控制栅和半导体衬底的引出极。
[0030]进一步地，所述窄禁带材料为SiGe。
[0031 ] 进一步地，所述第一种掺杂类型为N型，所述第二种掺杂类型为P型；或者，所述第一种掺杂类型为P型，所述第二种掺杂类型为N型。所述第一种掺杂类型的杂质可以是硼、二氟化硼或铟。
[0032]进一步地，所述第一绝缘层和第二绝缘层为二氧化硅、氮化硅、氮氧化硅或高介电常数材料，所述浮栅为第一种掺杂类型掺杂的多晶硅，所述控制栅为第二种掺杂类型掺杂的多晶硅、金属或合金。
[0033]进一步地，所述浮栅通过所述浮栅开口与所述轻掺杂漏区相连并形成PN结二极管，所述PN结二极管、第二绝缘层和控制栅构成以控制栅作为栅极的栅控二极管，所述栅控二极管的阳极与所述浮栅相连接，所述栅控二极管的阴极与所述轻掺杂漏区相连接。
[0034]本发明还提供一种上述双槽形结构的半浮栅器件的制造方法，其包括以下步骤:
[0035]步骤SOI，在具有第一种掺杂类型的半导体衬底内形成用于器件隔离的场氧区，场氧区之间形成有源区；
[0036]步骤S02，在所述有源区内形成具有第二种掺杂类型的轻掺杂区；
[0037]步骤S03，在所述轻掺杂区中通过光刻和刻蚀工艺形成第一槽形区域，用于形成槽形沟道，所述第一槽形区域的深度大于所述轻掺杂区的深度，并在所述槽形沟道两侧形成轻惨杂源区和轻惨杂漏区；
[0038]步骤S04，在所述半导体衬底表面生长第一绝缘层，所述第一绝缘层覆盖所述轻掺杂源区、轻掺杂漏区和槽形沟道，在所述轻掺杂漏区上方靠近槽形沟道的第一绝缘层处刻蚀形成浮栅开口以露出轻掺杂漏区；
[0039]步骤S05，在所述半导体衬底表面淀积具有