一导电部件和第一金属插塞的子集。
[0051]在另一个实施例中，一种用于制造半导体IC的方法包括提供器件前体。器件前体包括位于衬底中的高-k/金属栅极(HK/MG)、沿着HK/WG侧壁的侧壁间隔件、位于衬底中的导电部件以及分离HK/MG和第二导电部件的第一介电层。导电部件的顶面水平位于HK/MG的顶面下面。该方法还包括:使HK/MG凹进以在HK/MG上形成第一沟槽；在第一沟槽中形成第一硬掩模(HM)，因此第一 HM是HK/MG上的顶层。该方法还包括:在HK/MG和导电部件之上沉积第二介电层；在第二和第一介电层中形成第一开口以暴露导电部件；由第一金属层填充第一开口以与导电部件接触；使第一金属层和第二介电层凹进直到暴露第一 HM。因此，在第一开口中形成第一金属插塞。该方法还包括:在第一金属插塞上形成第二 HM作为顶层；在HK/MG和第一金属插塞之上沉积第三介电层；在第三介电层中形成第二开口以暴露HK/MG和第一金属插塞的子集；以及在第二开口中形成第二金属插塞以与HK/MG和第一金属插塞的子集连接。
[0052]在又一个实施例中，一种用于制造半导体IC的方法包括:在衬底中提供通过第一介电层分离的第一导电部件和第二导电部件。该方法还包括:在第一导电部件上形成第一硬掩模(HM)作为顶层；在第一和第二导电部件之上形成第一图案化的介电层。因此。第一图案化的介电层具有开口以暴露第二导电部件。该方法还包括:在第一开口中形成第一金属插塞以连接第二导电部件；在第一金属插塞上形成第二 HM作为顶层；在第一导电部件和第一金属插塞之上形成第二图案化的介电层。因此，第二图案化的介电层具有第二开口以暴露第一金属插塞和第一导电部件的子集；以及在第二开口中形成第二金属插塞以连接第一金属插塞的子集和第一导电部件。
[0053]以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本公开的多个方面。本领域技术人员将想到，它们可以容易地使用本公开作为用于设计或修改用于实现与在此介绍的实施例相同的目的和/或实现与其相同优点的其他处理和结构的基础。本领域技术人员还将认识到，这样的等效结构不脱离本公开的精神和范围，并且可以在不脱离本公开的精神和范围的情况下，在此作出多种改变、替换和更改。
【主权项】
1.一种用于制造半导体集成电路（IC)的方法，所述方法包括： 在衬底中提供由第一介电层分离的第一导电部件和第二导电部件，其中，所述第二导电部件的顶面水平地位于所述第一导电部件的顶面下面； 将第一硬掩模（HM)形成为所述第一导电部件上的顶层； 在所述第一导电部件和所述第二导电部件上方形成第二介电层，在所述第二介电层和所述第一介电层中具有第一开口以暴露所述第二导电部件； 在所述第一开口中形成第一金属插塞以与所述第二导电部件接触； 在所述第一金属插塞上形成第二 HM作为顶层； 在所述第一导电部件和所述第一金属插塞之上形成第三介电层，在所述第三介电层中具有第二开口以暴露所述第一导电部件与所述第一金属插塞的子集；以及 在所述第二开口中形成第二金属插塞以连接至所述第一导电部件与所述第一金属插塞的子集。
2.根据权利要求I所述的方法，其中，所述第一HM的形成包括： 使所述第一导电部件凹进以形成第一沟槽； 在所述衬底上方沉积第一 HM层，包括填充在所述第一沟槽中；以及 去除过多的所述第一 HM层。
3.根据权利要求I所述的方法，其中，所述第一开口的形成包括： 在所述第二介电层上方形成光刻胶图案；以及 通过所述光刻胶图案来选择性蚀刻所述第二介电层和所述第一介电层，其中，所述选择性蚀刻相对于所述第一硬掩模具有选择性。
4.根据权利要求3所述的方法，其中，在所述选择性蚀刻期间，所述第一导电部件受到所述第一 HM保护。
5.根据权利要求I所述的方法，其中，所述第一金属插塞的形成包括： 用第一金属层填充在所述第一开口中；以及 使所述第一金属层和所述第二介电层凹进，其中，所述凹进被控制，使得所示凹进回蚀所述第一金属层和所述第二介电层直至暴露出所述第一 HM。
6.根据权利要求I所述的方法，其中，所述第二HM的形成包括： 使所述第一金属插塞凹进以形成第二沟槽； 在所述衬底上方沉积第二 HM层，包括填充在所述第二沟槽中；以及 使所述第二 HM层凹进，直至暴露出所述第一 HM。
7.根据权利要求6所述的方法，其中，在使所述第二HM层凹进之后，所述第一 HM和所述第二 HM分别覆盖所述第一导电部件和所述第一金属插塞。
8.根据权利要求I所述的方法，其中，所述第二开口的形成包括： 在所述第三介电层上方形成光刻胶图案；以及 通过所述光刻胶图案来蚀刻所述第三介电层。
9.一种用于制造半导体集成电路（IC)的方法，所述方法包括： 提供器件前体，包括： 位于衬底上方的高k/金属栅极（HK/MG)； 沿着HK/MG侧壁的侧壁间隔件， 位于所述衬底上方的导电部件，其中，所述导电部件的顶面水平地位于所述HK/MG的顶面下面；和 分离所述HK/MG和所述导电部件的第一介电层； 使所述HK/MG凹进以在所述HK/MG上形成第一沟槽； 在所述第一沟槽中形成第一硬掩模(HM)，其中，所述第一 HM是所述HK/MG上的顶层；在所述HK/MG和所述导电部件上方形成第二介电层，在所述第二介电层和所述第一介电层中具有第一开口以暴露出所述导电部件； 在所述第一开口中形成第一金属插塞； 将第二 HM形成作为所述第一金属插塞上的顶层； 在所述HK/MG和所述第一金属插塞上方形成第三介电层,在所述第三介电层中具有第二开口以暴露所述HK/MG与所述第一金属插塞的子集；以及 在所述第二开口中形成第二金属插塞以和所述HK/MG与所述第一金属插塞的所述子集连接。
10.一种用于制造半导体集成电路(IC)的方法，所述方法包括: 在衬底中提供由第一介电层分离的第一导电部件和第二导电部件； 形成作为所述第一导电部件上的顶层的第一硬掩模(HM); 在所述第一导电部件和所述第二导电部件上方形成第一图案化的介电层，其中，所述第一图案化的介电层具有开口以暴露出所述第二导电部件； 在所述第一开口中形成第一金属插塞以连接所述第二导电部件； 形成作为所述第一金属插塞上的顶层的第二 HM ； 在所述第一导电部件和所述第一金属插塞上方形成第二图案化的介电层，其中，所述第二图案化的介电层具有第二开口以暴露出所述第一导电部件与所述第一金属插塞的子集；以及 在所述第二开口中形成第二金属插塞以连接所述第一导电部件与所述第一金属插塞的子集。
【专利摘要】本发明公开了一种制造半导体集成电路(IC)的方法。提供了第一导电部件和第二导电部件。在第一导电部件上形成第一硬掩模(HM)。在第一和第二导电部件上方形成图案化的介电层，第一开口暴露第二导电部件。在第一开口中形成第一金属插塞以与第一导电部件接触。在第一金属插塞上形成第二HM，并且在衬底上方形成另一个图案化的介电层，第二开口暴露出第一金属插塞与第一导电部件的子集。在第二开口中形成第二金属插塞。
【IPC分类】H01L21-768
【公开号】CN104600023
【申请号】CN201410373394
【发明人】谢铭峰, 曾文弘, 谢弘璋
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年5月6日
【申请日】2014年7月31日
【公告号】US20150118837