基于三延时链的物理不可克隆函数电路结构的制作方法
【专利摘要】本发明涉及一种基于三延时链的物理不可克隆函数电路结构，这种结构中三条延时链相互独立，无交叉节点；包括上升沿发生器、挑战发生器、延时链1、延时链2、延时链3和仲裁器；上升沿发生器用于发出一个从’0’到’1’的跳变信号，这个跳变信号分为3路，进入仲裁器，仲裁器对这3路跳变信号的先后顺序进行判断，输出响应值；挑战发生器用于在每次响应提取前，生成随机化的挑战值，连续提取多个响应位，构成一定长度的响应序列。本发明具有如下效果：三条相互独立的延时链，提高了系统的灵活性，使得对TCPUF中延时链的固定延时偏差的测量、修正更加容易；增加了攻击者对各延时链的延时差进行分析推导的难度，提高了安全性。
【专利说明】基于三延时链的物理不可克隆函数电路结构【技术领域】
[0001]本发明涉及信息安全领域中应用的半导体芯片，尤其是指一种基于三延时链的物理不可克隆函数电路结构。
【背景技术】
[0002]随着信息技术的发展与普及，人们生活的方方面面都在向网络化、智能化方向发展，社会生活中的各种活动也越来越多地采用电子系统来实现，身份证、护照电子化，金融交易电子化。与此同时，智能卡、USBKey等实现密码算法的电路也日益广泛，这些密码设备越来越多地承载着个人和商业机密信息。[0003]另一方面，芯片破解技术的发展，对应用于信息安全领域的芯片造成了极大的威胁。物理攻击属于传统的侵入式芯片破解技术，即破坏掉芯片的封装，并利用探针或显微镜获取芯片内部的关键信息。近年来出现的功耗分析技术属于非入侵式攻击，不需要破坏芯片，只是通过测量芯片电源引脚上泄露的功耗信息，将其采样成为若干条功耗轨迹曲线，再通过某些算法来分析芯片采用的信息安全算法以及密钥。目前国内外很多科研机构与芯片设计公司展开了对功耗分析技术的研究，利用最先进的功耗分析技术，可以在几秒内破解算法密钥。在这种形势下，信息安全芯片的设计需采用系统性的安全措施，即在芯片运行的各个环节、各个部分采取有针对性的防护措施，以抵抗多种可能的芯片攻击。国外有些高安全等级的芯片，在一款芯片上同时采用上百种先进的安全技术，以保护用户信息的安全。
[0004]面对信息安全领域的各种威胁，各国政府与行业机构都提出了各自的信息安全产品评估制度，例如欧洲的Common Criteria认证、国际EMV组织的EMVCo认证等，以保证进入信息安全市场的芯片产品具备足够的安全能力。这些认证促进了整个行业的信息安全技术水平，但也给各设备提供商设置了技术门槛，只有具备足够技术水平的公司，才能进入信息安全产品市场。
[0005]物理不可克隆函数(PUF)是近年来学术界的研究热点，正处在向产业界的进入阶段，NXP公司已成功地将PUF技术应用于智能卡芯片，并通过CC EAL6+认证。PUF虽然可以通过芯片上各种物理量、各种形式来实现，但其实现效率有很大差别，目前主流的PUF有以下几类:
[0006]1.基于SRAM的PUF，该类型PUF利用SRAM存储单元在上电时刻的随机性，由于制造工艺上存在的微小偏差，某一存储单元在上电瞬间可能随机地进入“O”或“ I ”状态，这种随机性上电值经提取处理后可作为PUF的响应。
[0007]2.基于环振的PUF，该类型PUF利用多个反相器环构成的振荡器来实现，多个被设计成同样阶数的环振，由于制造工艺上存在的微小偏差，会导致在实际芯片上的振荡频率产生偏差，而这种偏差经提取处理后可作为PUF的响应。
[0008]3.基于延时链的PUF，该类型PUF利用逻辑单元以及金属线的延时差异来实现，两条理论上延时应相同的延时链，由于制造工艺上存在的微小偏差，会导致在实际芯片上的延时存在差异，这种差异经提取处理后可作为PUF的响应。[0009]本发明提出一种新型的双链式物理不可克隆函数的电路结构，这种结构中两条延时链相互独立，无交叉节点，与其最相似的现有技术实现方案是采用交叉延时链结构的PUF，如图1所示:这种PUF结构由4部分构成:上升沿发生器、挑战发生器、选择器链和仲裁器。上升沿发生器用于发出一个从’ O’到’ I’的跳变信号，这个跳变信号输入到选择器链中，在各个选择器中经过平行或交叉的路径传播到仲裁器的输入端，仲裁器的作用是判断出到达仲裁器的两路信号中上升沿的先后顺序。选择器链由N个选择器构成，其中每一个选择器的路径选择由挑战发生器输出的挑战位决定，如果输入某选择器的挑战位为’ 0’，那么经过这个选择器的两个信号平行传输；如果输入某选择器的挑战位为’ 1’，那么经过这个选择器的两个信号交叉传输。这种PUF结构的原理是:由上升沿发生器输出的一个上升沿信号分为两路，分别在选择器链中传输，其路径由挑战发生器决定，由于半导体芯片的制造工艺存在细微偏差，设计中看似对称的两条路径实际上有不同的延时，导致输入仲裁器的两个信号有先后顺序，如果上面一个信号的上升沿先来到，那么仲裁器输出一位’ 1’，反之输出一位’ O’，仲裁器一般通过一位寄存器来实现。以上过程可以提取出一位响应，如果重复以上过程，但每次改变挑战发生器输出的挑战值，从而上升沿信号在选择器链中通过的路径不同，那么就可以得到多位(即任意长度)响应，构成响应序列。
[0010]现有的采用交叉延时链结构的PUF存在延时偏差不易均衡的问题。PUF在设计中期望的是两条路径到达仲裁器时经过相等量的延时，从而芯片制造中产生的随机延时偏差能够以零点为中心对称分布，但在芯片后端布线时，总会引入一些非零的固定延时差，导致仲裁器的输出不再体现出工艺偏差引入的随机性。例如当某一选择器的挑战位为’ O’或位’ I’时，平行或交叉的两条路径之间可能出现较大的延时差，这一较大的延时差不易被其他选择器的延时差抵消或均衡，使得这一个选择器的挑战位对最终进入仲裁器的信号先后顺序有决定作用或者较大的决定权重，从而仲裁器的输出在很大程度上取决于某一个选择器的挑战位，这样当同一个挑战施加于多个芯片上的PUF时，其产生的响应值会有较多相同的比特，即导致PUF的独一性降低。采用交叉延时链结构的PUF中某一选择器的两个输入端，当其挑战位取值不同时，由于其路径选择结构，其固有的延时差传输到仲裁器时，既可能是正值，也可能是负值，而其它选择器也是同样的路径选择结构，导致这种PUF对于固定延时偏差难以进行定位和均衡。
【发明内容】
[0011]本发明解决基于交叉延时链结构的物理不可克隆函数对固有延时偏差难以控制的问题。
[0012]本发明的目的在于克服现有技术存在的不足，而提供一种基于三延时链的物理不可克隆函数电路结构。
[0013]本发明的目的是通过如下技术方案来完成的。这种基于三延时链的物理不可克隆函数电路结构，包括上升沿发生器、挑战发生器、延时链1、延时链2、延时链3和仲裁器；其中延时链1、延时链2和延时链3米用相同的电路结构,输入相同的传输信号与挑战值,但3个延时链之间互相隔离，没有任何交叉或互连。上升沿发生器用于发出一个从’O’到’ I’的跳变信号，这个跳变信号分为3路，同时输入到延时链1、延时链2和延时链3的输入端，然后分别经过延时链1、延时链2和延时链3进行传输，经过一定的延时后，3路跳变信号分别从延时链1、延时链2和延时链3的输出端输出，并进入仲裁器，仲裁器对这3路跳变信号的先后顺序进行判断，经触发器采样与异或门判断后，输出I位响应值；挑战发生器用于在每次响应提取前，生成随机化的挑战值，并输入到两个延时链的相应延时节点上，挑战发生器通过线性反馈移位寄存器实现，当设置好初始值后，能够自动输出伪随机序列作为每次上升沿传输的挑战值，通过挑战发生器自动生成伪随机序列，连续提取多个响应位，构成一定长度的响应序列。
[0014]所述的上升沿发生器:其功能是生成一个从’ O’到’ I’的跳变信号，这一功能通过一位寄存器实现，寄存器的初始值为’ 0’，向其写入一位’ I’后，输出值从’ O’变为’ 1’，即
产生一个上升沿。
[0015]所述的挑战发生器包括3个N位的寄存器，分别是固定挑战值寄存器、线性反馈移位寄存器和挑战值选择寄存器，以及N个2选I选择器；固定挑战值寄存器用于设置某个挑战位的固定值，线性反馈移位寄存器用于生成伪随机序列，而挑战值选择寄存器则用于在以上两个寄存器中选择其中一个作为实际的挑战值输出；线性反馈移位寄存器的输出值在每个时钟周期更新一次，当其初值设置之后，后续输出的伪随机序列是固定的，能够用于对PUF提取多次响应。
[0016]所述的延时链是根据输入的挑战值，对输入上升沿信号施加一定的传输延时，它包含有N个延时节点，每个延时节点对输入信号的延时可通过与其相应的挑战位调整，SP当挑战位为’ O’时，对经过节点的信号施加长度为dO的延时，而当挑战位为’ I’时，对经过节点的信号施加长度为dl的延时，并且dO幸dl ;采用3条完全相同的延时链，分别为延时链1、延时链2和延时链3，这3条延时链在物理上、逻辑上相互隔离，但其输入的挑战信号，即上升沿，共同来自上升沿发生器，其输入的挑战信号共同来自于挑战发生器，并且每一位挑战值与延时节点的对应顺序也完全一致，使得在相同挑战作用下，上升沿信号经过延时链1、延时链2和延时链3的延时相等，同时到达仲裁器。
[0017]本发明具有如下效果:1.三条相互独立的延时链，以及挑战发生器种增加固定挑战值寄存器和挑战值选择寄存器，提高了系统的灵活性，使得对TCPUF中延时链的固定延时偏差的测量、修正更加容易；2.三条相互独立的延时链，以及仲裁器中3个触发器输出经异或门判断后再产生最终响应输出的方案，增加了攻击者对各延时链的延时差进行分析推导的难度，提高了安全性。
【专利附图】
【附图说明】
[0018]图1是现有技术结构方框示意图；
[0019]图2是本发明的结构方框示意图；
[0020]图3是本发明挑战发生器的内部结构示意图。
[0021]图4是本发明延时链的结构示意图。
[0022]图5是延时节点的一种具体实现方式。
[0023]图6是本发明仲裁器的结构示意图。
【具体实施方式】
[0024]下面将结合附图对本发明做详细的介绍:[0025]本发明提出一种新型的三链式物理不可克隆函数的电路结构(Tr1-Chain PUF，后面简写为TCPUF)，这种结构中三条延时链相互独立，无交叉节点，如图2所示:
[0026]这种新型PUF结构由6部分构成:上升沿发生器、挑战发生器、延时链1、延时链2、延时链3和仲裁器。上升沿发生器用于发出一个从’ O’到’ I’的跳变信号，这个跳变信号分为3路，同时输入到延时链1、延时链2和延时链3的输入端，然后分别经过延时链1、延时链2和延时链3进行传输，经过一定的延时后，3路跳变信号分别从延时链1、延时链2和延时链3的输出端输出，并进入仲裁器，仲裁器对这3路跳变信号的先后顺序进行判断，输出响应值。
[0027]上升沿发生器:其功能是生成一个从’ O’到’ I’的跳变信号，这一功能通过一位寄存器实现，寄存器的初始值为’ 0’，向其写入一位’ I’后，输出值从’ O’变为’ 1’，即产生一个上升沿。
[0028]挑战发生器:其功能是在每次响应提取前，生成随机化的挑战值，并输入到两个延时链的相应延时节点上，挑战发生器通过线性反馈移位寄存器实现，当设置好初始值后，可自动输出伪随机序列作为每次上升沿传输的挑战值。因为每次上升沿传输-仲裁器判断过程只能提取I位响应值，所以应用挑战发生器的目的是自动生成伪随机序列，以便连续提取多个响应位，构成一定长度的响应序列。本发明中所述的“挑战-响应”对不是指一组挑战与一个响应位之间的配对，而是指挑战发生器的初始值与相应的响应序列之间的配对。
[0029]图3是挑战发生器的内部结构，其包括3个N位的寄存器，分别是固定挑战值寄存器、线性反馈移位寄存器和挑战值选择寄存器，以及N个2选I选择器。固定挑战值寄存器用于设置某个挑战位的固定值，线性反馈移位寄存器用于生成伪随机序列，而挑战值选择寄存器则用于在以上两个寄存器中选择其中一个作为实际的挑战值输出。线性反馈移位寄存器的输出值在每个时钟周期更新一次，当其初值设置之后，后续输出的伪随机序列是固定的，可以用于对PUF提取多次响应。由于在实际的TCPUF使用中，芯片后端布线以及制造过程中可能在某个延时节点中引入较大的固定延时偏差，这种固定延时偏差在设计以及制造时都是不可预测的，为了对实际芯片中可能的固定延时偏差进行调整、修正，本发明在挑战发生器中加入了两组寄存器:固定挑战值寄存器和挑战值选择寄存器。当挑战值选择寄存器的某一位为’ O’时，线性反馈移位寄存器中相应的这一位作为挑战位输出，而当挑战值选择寄存器的某一位为’ I’时，固定挑战值寄存器中相应的这一位作为挑战位输出，这种控制选择功能通过一系列(N个)2选I选择器实现。在此方案下，最终输入到各延时链的N个挑战位既可以来自于线性反馈移位寄存器，也可以来自于固定挑战值寄存器，实现了非常灵活的配置，可以方便地对TCPUF进行测试以及固定偏差修正。
[0030]延时链:其功能是根据输入的挑战值，对输入上升沿信号施加一定的传输延时，它包含有N个延时节点，每个延时节点对输入信号的延时可通过与其相应的挑战位调整，SP当挑战位为’ O’时，对经过节点的信号施加长度为dO的延时，而当挑战位为’ I’时，对经过节点的信号施加长度为dl的延时，并且dO# dl。这样当挑战值变化时，延时链的整体延时也随之变化。在本发明中，采用3条完全相同的延时链，分别为延时链1、延时链2和延时链3，这3条延时链在物理上、逻辑上相互隔离，但其输入的挑战信号(即上升沿)共同来自上升沿发生器，其输入的挑战信号共同来自于挑战发生器，并且每一位挑战值与延时节点的对应顺序也完全一致。该设计的目的是使得在相同挑战作用下，上升沿信号经过延时链1、延时链2和延时链3的延时相等，同时到达仲裁器。
[0031]仲裁器:其功能是对输入的3个上升沿信号的先后顺序进行判断，并输出响应值。
[0032]从以上设计说明可以看出，在设计原则上，本发明的目的是使延时链1、延时链2和延时链3在相同的挑战值作用下，对输入的上升沿信号施加相同量的延时，使其输出同时到达仲裁器的输入端。但由于芯片制造过程中存在不可预测、不可控制的工艺偏差，导致依照以上设计方案生产出的芯片，实际上不可出现3条延时链的延时完全相同的情况，SP这3条延时链对上升沿信号的延时总会存在一些差异，导致其到达仲裁器的输入端时存在先后顺序。每条延时链的整体延时量分布在N个延时节点上，当挑战位相同时，延时链I中第k个节点(0〈k〈=N)与延时链2或延时链3中第k个节点的延时也会有微小差异，而且挑战位为’ O’或为’ I’时，其延时差异也不同。这样每次对延时链施加随机性的挑战值，每个延时链的整体延时也表现出一定的随机性，也就是说，每颗芯片上TCPUF的“挑战-响应”对，是不可预测、不可复制的。在理想情况下，某一个挑战值在某一颗芯片上会产生每次相同的响应值，而同样的挑战值在不同芯片上会产生不同的响应值，而这些“挑战-响应”对都是不可预测的，从而保证“挑战-响应”可作为芯片的唯一身份标识。
[0033]延时链的结构如图4所示，长度为N的延时链包含N个延时节点，并具有I个输入信号，一个输出信号，以及N个挑战位。延时链的输入连接到第一个延时节点的输入端，最后一个延时节点的输出作为延时链的输出，其余延时节点的输出信号作为下一级延时节点的输入信号。N个挑战位分别连接到N个延时节点，延时节点通过挑战位的取值对输入信号施加不同的延时，例如当挑战位为’I’时，对输入信号施加延时dl后输出，而当挑战位为’O’时，对输入信号施加延时dO后输出。延时节点可通过多种逻辑单元组合构成，本发明中不限定其具体实现方式。由图中可知，延时链只起到在挑战值的作用下对输入信号施加延时的作用。
[0034]图5给出延时节点的一种具体实现方式,延时节点内部通过缓冲器构成两条延时不同的路径，其中上路径由P个缓冲器与I个与门构成，下路径由Q个缓冲器与I个与门构成(其中P、Q为正整数且P古Q)。挑战位直接做为上路径的开关控制信号，挑战位取反后作为下路径的开关控制信号。当挑战位为’ O’时，作为上开关的与门输出被固定为’ 0’，即上开关被关闭，此时做为下开关的与门输出与输入信号相同的逻辑值，即下开关被开启。当挑战位为’I’时，作为下开关的与门输出被固定为’0’，即下开关被关闭，此时做为上开关的与门输出与输入信号相同的逻辑值，即上开关被开启。这样当挑战位取值不同时，上开关与下开关只有一个开启，并通过一个或门输出，由于上、下两条路径包含的缓冲器个数不同，其对输入信号的延时也不同，即起到根据挑战位的取值对输入信号施加不同延时的目的。
[0035]仲裁器的结构如图6所示，仲裁器具有3个输入信号，分别来自于3条延时链的输出，仲裁器内部包含3个触发器、两个异或门、I个或门。输入1、输入2、输入3分别对应延时链1、延时链2、延时链3的输出信号。输入I作为触发器I的时钟信号和触发器3的数据信号，输入2作为触发器2的时钟信号和触发器I的数据信号，输入3作为触发器3的时钟信号和触发器2的数据信号。上升沿发生器发出的上升沿信号经过3个延时链传输到仲裁器的输入端时，会存在先后顺序，从而仲裁器内部的3个触发器将会根据其顺序输出’ I’或’ 0’，这3个触发器的输出经过两级异或门判断后，产生I位响应值。两级异或门的判断规则是:当3个触发器的输出值中有偶数个’I’时，产生一位’O’响应，当3个触发器的输出值中有奇数个’ I’时，产生一位’ I’响应。3个触发器的输出通过3输入或门生成一个校验位，即当3个触发器的输出全为’ O’时，校验位为’ O’，当有至少I个’ I’时，校验位为’ I’。该校验位作为响应数据的组成部分，可作为对响应序列进行后处理的辅助数据。
[0036]现有的基于交叉延时链的PUF容易遭受数学建模攻击，因为触发器的输出直接作为仲裁器的输出，攻击者通过大量分析“挑战-响应”对，可能推导出每个选择器的延时差，这些数据可以提高攻击者猜测出正确响应的概率。本发明中提出的3延时链结构，以及仲裁器中通过异或门做输出判断的方案，可有效提高攻击者建模以及攻击的难度。因为3个触发器的输出不作为直接的响应输出，共有7种可能的输出组合(全’ I’输出不可能出现)，这7种可能的输出组合通过异或门判断电路映射为两种可能的输出响应值即’ O’和’ I’，但从输出响应值推断出3个触发器的输出值是困难的，从而增加了分析各延时链的延时差的难度。
[0037]术语解释:
[0038]1、物理不可克隆函数(Physical Unclonable Function, PUF):对于一个由某种或多种材料构成的物理实体，无论它是天然的还是人造的，其内部组织结构在一定的微观程度上，都具有天然的随机性。由于其结构的随机性，当对某类物体施加以某种形式的固定挑战时(例如光、电、压力等)，该类物体会输出某种形式随机性的响应。同一个物体被多次施加这种挑战时会输出一定程度上近似的响应，但同样的挑战施加在多个同类物体上时，它们输出的响应之间则会有较大的随机性差异。这种多个同类物体之间的响应差异来自于其内部的微观结构，是不可控制、不可复制的。利用这一现象，可以采用“施加挑战-分析响应”的方式对同类物体进行身份鉴别，即采用某种形式的挑战，将每个物体内部的微观结构提取出来，以输出响应的形式构造每个物体的唯一的身份标识。广义的物理不可克隆函数存在于任何形式的物体上，在本专利申请中，物理不可克隆函数的概念主要针对的是电子器件(包括半导体芯片)。对于芯片来说，每颗同类芯片都具有其制造过程中产生的物理结构偏差，而这种偏差可以影响到芯片上各器件的电容、电阻等物理量，从而这些物理结构偏差可以通过施加电压、电流等形式的挑战提取出来，并被构造成每颗芯片唯一的身份标识。这种基于物理差异的身份标识实际上是一种“挑战-响应”对。与保持在在芯片存储单元中的例如芯片序列号的身份标识相比，这种基于物理差异的身份标识不能被读取并复制。例如将赋予芯片A的挑战施加在芯片B上时，得到的响应与其在A上的响应不相同，这种功能可以使得芯片A具有的内容或身份证书被复制到芯片B上之后，不能被管理机构或第三方承认，从而使得芯片不可被克隆。
[0039]2、芯片身份认证:随着信息科技的不断发展，人们生活中与互联网、电子设备等的交互越来越多，并通过各种电子设备进行身份验证，例如金融IC卡中存有用户的身份认证信息，以及用于网络消费认证的USBKey等。这些电子设备中存储的个人身份信息，主要有以下几种常见形式:1.芯片中非易失性存储器(例如EEPROM或FLASH存储器)中保存的各种ID号，包括芯片自身的ID号，设备生产商的ID号，以及分配给用户的ID号；2.芯片中非易失性存储器中保存的由认证机构颁发的电子身份证书，这种证书包含有用户的关键信息，其中包括非对称密钥对(例如ECC或RSA密钥对)，这些密钥对可用于数字签名以证明电子设备持有者的身份。以上这些身份认证信息都是存储在芯片中非易失存储器中的，如果被他人恶意盗取设备并采用某些技术手段读取，则可被用于进行非法活动，损害被盗者或第三方的利益。所以，仅依靠存储器的身份认证保护措施安全性较低，为保证身份认证信息的安全(不被盗用)，可以在身份认证协议里增加基于物理不可克隆函数的验证环节，这样即使用户的关键信息被读取，也会在非法盗用过程中被禁止。
[0040]3、密钥安全存储:芯片中的各种密钥通常存储在内嵌的非易失性存储器中，即使芯片电源关闭，其保存的信息仍然存在，这就给非法者提供了窃取密钥的机会，盗窃者可以利用光学、化学等手段将固定在非易失存储器中的密钥读取。有些芯片中的密钥采取加密存储的方式，但用于对密钥加密的附加密钥同样也需要存储，即存在同样的泄露风险。当芯片上采用物理不可克隆函数后，可借助其不可复制、不可预测的特性提高密钥存储的安全等级。例如可通过物理不可克隆函数生成一组用于对密钥加密的附加密钥，而这组附加密钥不需要存储，只需要存储生成这组附加密钥的PUF挑战。每次需要使用密钥时，将这组挑战施加于PUF，重新生成附加密钥，将应用密钥恢复，用完后将附加密钥和应用密钥销毁，在非易失性存储器中只保留PUF挑战与被加密过的应用密钥。非法盗窃者即使得到PUF挑战与被加密过的应用密钥，因其无法计算或猜测出附加密钥(即PUF响应)，从而也就无法获得真实的应用密钥。
[0041]本文中所描述的具体实施例仅仅是对本发明精神作举例说明，并非对本发明的范围限定，在不背离本发明的精神和实质的情况下，本领域普通技术人员对本发明的技术方案作出的各种变形和改进，均属于本发明的权利要求书确定的保护范围内。
【权利要求】
1.一种基于三延时链的物理不可克隆函数电路结构，其特征在于:包括上升沿发生器、挑战发生器、延时链1、延时链2、延时链3和仲裁器，三条延时链相互独立，无交叉节点；上升沿发生器用于发出一个从’O’到’I’的跳变信号，这个跳变信号分为3路，同时输入到延时链1、延时链2和延时链3的输入端，然后分别经过延时链1、延时链2和延时链3进行传输，经过一定的延时后，3路跳变信号分别从延时链1、延时链2和延时链3的输出端输出，并进入仲裁器，仲裁器对这3路跳变信号的先后顺序进行判断，输出响应值；挑战发生器用于在每次响应提取前，生成随机化的挑战值，并输入到两个延时链的相应延时节点上，挑战发生器通过线性反馈移位寄存器实现，当设置好初始值后，能够自动输出伪随机序列作为每次上升沿传输的挑战值，通过挑战发生器自动生成伪随机序列，连续提取多个响应位，构成一定长度的响应序列。
2.根据权利要求1所述的基于三延时链的物理不可克隆函数电路结构，其特征在于:所述的上升沿发生器:其功能是生成一个从’ O’到’ I’的跳变信号，这一功能通过一位寄存器实现，寄存器的初始值为’ O’，向其写入一位’ I’后，输出值从’ O’变为’ 1’，即产生一个上升沿。
3.根据权利要求1所述的基于三延时链的物理不可克隆函数电路结构，其特征在于:所述的挑战发生器包括3个N位的寄存器，分别是固定挑战值寄存器、线性反馈移位寄存器和挑战值选择寄存器，以及N个2选I选择器；固定挑战值寄存器用于设置某个挑战位的固定值，线性反馈移位寄存器用于生成伪随机序列，而挑战值选择寄存器则用于在以上两个寄存器中选择其中一个作为实际的挑战值输出；线性反馈移位寄存器的输出值在每个时钟周期更新一次，当其初值设置之后，后续输出的伪随机序列是固定的，能够用于对PUF提取多次响应。
4.根据权利要求1所述的基于三延时链的物理不可克隆函数电路结构，其特征在于:所述的延时链是根据输入的挑战值，对输入上升沿信号施加一定的传输延时，它包含有N个延时节点，每个延时节点对输入信号的延时可通过与其相应的挑战位调整，即当挑战位为’ O’时，对经过节点的信号施加长度为dO的延时，而当挑战位为’ I’时，对经过节点的信号施加长度为dl的延时，并且dO幸dl ;采用3条完全相同的延时链，分别为延时链1、延时链2和延时链3，这3条延时链在物理上、逻辑上相互隔离，但其输入的挑战信号，即上升沿，共同来自上升沿发生器，其输入的挑战信号共同来自于挑战发生器，并且每一位挑战值与延时节点的对应顺序也完全一致，使得在相同挑战作用下，上升沿信号经过延时链1、延时链2和延时链3的延时相等，同时到达仲裁器。
【文档编号】G06F13/20GK103839013SQ201410069918
【公开日】2014年6月4日 申请日期:2014年2月27日 优先权日:2014年2月27日
【发明者】吴斌 申请人:杭州晟元芯片技术有限公司