一种可重构的快速并行乘法器的制造方法
【专利摘要】本发明提出了一种可重构的快速并行乘法器，包括控制单元、暂存器、可重构分解操作数生成电路、次级字多项式乘法器、次数调整电路和最终多项式重构FPR电路；其中，控制单元输出控制向量S0、S1、S2；控制向量S0、S1用于控制两个可重构分解操作数生成电路以相同的方法分别产生和；所述次级字多项式乘法器用于产生；控制向量S2用于所述控制次数调整电路产生D存储于暂存器中，i=0,1,…,5；所述FPR电路用于产生最终结果C。本发明提出的可扩展乘法器与现存结构相比显著地减少了计算时间，面积，面积时间延迟积（ADP）和功耗。分析结果为在资源受限的嵌入式系统和智能手机上实行配对算法和椭圆曲线数字签名算法提供了一个有价值的参考。
【专利说明】一种可重构的快速并行乘法器
【技术领域】
[0001]本发明属于加密处理领域，涉及一种可重构的快速并行乘法器。
【背景技术】
[0002]有限域乘法被广泛应用于加密算法与差错控制编码。对于加密应用来说，例如Diffie-Hellman键交换、数字签名，ECC和配对加密都要使用有限域乘法。SPB (ShiftedPolynomial Basis，移位多项式基底)在有限域乘法实现上具有一些优点。对于配对加密应用，基于ECC算法的Weil和Tate配对需要大量有限域上的扩展运算。例如，通过计算定义在复合域GF(24X12222)上的一个质数椭圆曲线的Tate配对可以达到128位对称密钥的安全性。因此，它对于在大型有限域上的有效硬件乘法设计是很重要的，特别对在资源受限的环境下实现是一个很大的挑战。
[0003]现有的几种GF(2m)域上的乘法结构中，位并行脉动结构计算速度快并且适用于高能量的执行。然而，这种结构需要O(m2)的空间复杂度和通常0(m)的时间延迟。位并行阵列乘法器需要0(m)的空间复杂度，但是需要更长的计算时间，这使其不适合应用在高速的应用上。
【发明内容】
[0004]为了解决现有 技术中的问题，本发明提出了一种基于SPB的可重构的快速并行乘法器，该乘法器可以通过重构以达到所需的时间复杂度和空间复杂度之间的平衡，具有模块化、合格规则的特点，并适用于特大规模集成电路(very large scale integration,VLSI)的实施。
[0005]本发明通过如下技术方案实现:
[0006]一种可重构的快速并行乘法器，其用于实现GF(2m)域上的乘法，GF(2m)域上的A
和B具有A = Α0+Αιχη+Α2χ2η的形式，其中，"=i f I，则GF(2m)域上乘积C可表示为C =
x-vABmodF(x) (F(x)为m次不可约多项式);所述乘法器包括控制单元、暂存器、可重构分解操作数生成电路、次级字多项式乘法器、次数调整电路和最终多项式重构FPR电路；其中，控制单元输出控制向量 S0、S1、S2，Sij0 = (Si,。。，sij01, sij02)，Sia = (siao, siai, sia2)，Si,2 =(sij20, sij21, sij22sij23, sij24);控制向量S0、S1用于控制两个可重构分解操作数生成电路以相
同的方法分别产生和 Si , A: = Is^0OaO + s1.s:A: * s5,o；A；) + (sl；qA0 + SlillA1 -r sL1.A;j.所
述次级字多项式乘法器用于产生Ci = AiBi ;控制向量S2用于所述控制次数调整电路和产生D = 0+(&?2?Χη+&,22Χ2η+\23Χ3η+&,24Χ4η)(；存储于暂存器中，i=0, I,…，5 ;所述 FPR 电路用于产生最终结果C = Dx^modF (χ)。
[0007]所述控制向量SO、SI为:
[0008]
【权利要求】
1.一种可重构的快速并行乘法器，其用于实现GF(2m)域上的乘法，GF (2m)域上的A和B具有A = Α0+Αιχη+Α2χ2η的形式，其中，I.= ?+--，则GF(2m)域上乘积C可表示为C = X-vABmodF(X)F(X)为m次不可约多项式，其特征在于:所述乘法器包括控制单元、暂存器、可重构分解操作数生成电路、次级字多项式乘法器、次数调整电路和最终多项式重构FPR电路；其中，控制单元输出控制向量SO、S1、S2，Sij0 = (Si,00，Si,01，Si,02)，Sijl — (Si,10，Sial, Sijl2)，Si,2 — (sij20j Sij21, Sij22, Sij23J Sij24);控制向量SO、SI用于控制两个可重构分解操作数生成电路以相同的方法分别产生^和萬，
2.根据权利要求1所述的快速并行乘法器，其特征在于:所述控制向量SO、SI为:
3.根据权利要求1所述的快速并行乘法器，其特征在于:所述控制向量S2为:
4.根据权利要求1所述的快速并行乘法器，其特征在于:所述快速并行乘法器应用于加密处理单元中。
【文档编号】G06F7/52GK103942027SQ201410152508
【公开日】2014年7月23日 申请日期:2014年4月16日 优先权日:2014年4月16日
【发明者】潘正祥, 杨春生, 李瑶, 李秋莹, 闫立军, 蔡正富 申请人:哈尔滨工业大学深圳研究生院, 艾美特电器（深圳）有限公司