一种扩展集成电路总线iic的方法及设备的制作方法
【专利摘要】本发明提供一种扩展集成电路总线IIC的方法，所述方法通过处理器设置一个(n+1)位的数据寄存器，n为自然数；通过处理器设置(n+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一IIC?Slave；通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低，将所述(n+1)位的数据寄存器的其他位设置为高，使得中央处理器CPU通过所述IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC?Slave，从而实现在扩展IIC接口时，除需要CPU提供IIC接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不受限制。
【专利说明】一种扩展集成电路总线I 1C的方法及设备
【技术领域】
[0001] 本发明涉及通信领域，尤其涉及到一种扩展集成电路总线IIC的方法及设备。
【背景技术】
[0002] 集成电路总线（Inter-Integrated Circuit, IIC)是由飞利浦半导体公司在二十 世纪八十年代初设计出来的，它是一种多向控制总线，也就是说多个芯片可以连接到同一 芯片结构下，同时每个芯片都可以作为实施数据传输的控制源，这种方式大大简化了信号 交互所需的信号线。IIC总线是串行结构总线，由一根数据线、一根时钟线构成，由于其具有 占用器件管脚少、占用PCB空间少、主从器件间的互联简单、走线长度长（长达25英尺）等 优点，所以其在通信设备领域的应用越来越广泛。
[0003] -个IIC主机下可以挂接多个IIC从器件，IIC从器件之间是通过器件地址来区分 的，所以在通常的应用中，设计者会将IIC主机下挂接的每个从器件地址配置成唯一的，但 是某些IIC从器件的器件地址是不可配置的，而且一个系统中需要使用多个这种的IIC从 器件，这时若使用标准的IIC连接结构，在通信过程中会造成冲突。
[0004] 为了实现一个IIC主机访问多个器件地址相同的IIC从器件，通常有两种方案：一 是使用专用的lie复用芯片进行IIC扩展，但是这种芯片的价格普遍较高，且扩展路数有限 (常见的是四路）；二是使用通用逻辑器件来搭建IIC时钟切换电路，这种方案电路较为复 杂，且需要额外的控制信号来控制。
【发明内容】
[0005] 本发明实施例提供了一种扩展集成电路总线IIC的方法，旨在解决现有技术中扩 展lie所使用的电路复杂、扩展路数有限及成本较高的问题。
[0006] 第一方面，一种扩展集成电路总线IIC的方法，所述方法包括：
[0007] 通过处理器设置（n+1)个位的数据寄存器，η为自然数；
[0008] 通过处理器设置（n+1)个二输入或门，每一个二输入或门的输入端分别对应数据 寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一 lie Slave ;
[0009] 通过IIC接口将所述（n+1)位的数据寄存器的其中一个位设置为低位，将所述 (n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接口访问所 述其中数据寄存器的一个位对应的第一 IIC Slave。
[0010] 结合第一方面，在第一方面的第一种可能的实现方式中，所述每一个二输入或门 的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第 一 IIC Slave，包括：
[0011] 所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时 钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连 接到对应的IIC Slave。
[0012] 结合第一方面，在第一方面的第二种可能的实现方式中，所述lie接口包括IIC master 和第二 IIC Slave。
[0013] 结合第一方面，在第一方面的第三种可能的实现方式中，所述其中数据寄存器的 一个位对应的IIC Slave -端连接所述二输入或门的输出端，另一端连接所述CPU的IIC master的数据线。
[0014] 结合第一方面或者第一方面的第一种可能的实现方式或者第一方面的第二种可 能的实现方式或者第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方 式中，所述处理器包括但不限于：复杂可编程逻辑器件CPLD、FPGA、单片机、CPU。
[0015] 第二方面，一种扩展集成电路总线lie的设备，所述设备包括：
[0016] 第一设置单元，用于通过处理器设置（n+1)个位的数据寄存器，η为自然数；
[0017] 第二设置单元，用于通过处理器设置（n+1)个二输入或门，每一个二输入或门的 输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一 IIC Slave ；
[0018] 第三设置单元，用于通过lie接口将所述（n+1)位的数据寄存器的其中一个位设 置为低位，将所述（n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所 述IIC接口访问所述其中数据寄存器的一个位对应的第一 IIC Slave。
[0019] 结合第二方面，在第二方面的第一种可能的实现方式中，所述第二设备单元，具体 用于：
[0020] 所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时 钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连 接到对应的IIC Slave。
[0021] 结合第二方面，在第二方面的第二种可能的实现方式中，所述lie接口包括IIC master 和第二 IIC Slave。
[0022] 结合第二方面，在第二方面的第三种可能的实现方式中，所述其中数据寄存器的 一个位对应的IIC Slave -端连接所述二输入或门的输出端，另一端连接所述CPU的IIC master的数据线。
[0023] 结合第二方面或者第二方面的第一种可能的实现方式或者第二方面的第二种可 能的实现方式或者第二方面的第三种可能的实现方式，在第二方面的第四种可能的实现方 式中，所述处理器包括但不限于：复杂可编程逻辑器件CPLD、FPGA、单片机、CPU。
[0024] 本发明实施例提供一种扩展集成电路总线IIC的方法，所述方法通过处理器设置 (n+1)个位的数据寄存器，η为自然数；通过处理器设置（n+1)个二输入或门，每一个二输入 或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一 个第一 IIC Slave ;通过IIC接口将所述（n+1)位的数据寄存器的其中一个位设置为低位， 将所述（n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接 口访问所述其中数据寄存器的一个位对应的第一 IIC Slave，从而实现除需要CPU提供IIC 接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不 受限制。
【专利附图】
【附图说明】
[0025] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。
[0026] 图1是本发明实施例提供的一种扩展集成电路总线IIC的方法流程图；
[0027] 图2是本发明实施例提供的一种扩展集成电路总线IIC的方法示意图；
[0028] 图3是本发明实施例提供的一种展集成电路总线IIC的方法流程图；
[0029] 图4是本发明实施例提供的一种扩展集成电路总线IIC的设备结构图。
【具体实施方式】
[0030] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于 本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例，都属于本发明保护的范围。
[0031] 参考图1，图1是本发明实施例提供的一种扩展集成电路总线IIC的方法流程图。 如图1所示，所述方法包括以下步骤：
[0032] 步骤101，通过处理器设置一个（n+1)位的数据寄存器，η为自然数；
[0033] 步骤102,通过处理器设置（n+1)个二输入或门，每一个二输入或门的输入端 分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一 IIC Slave ；
[0034] 具体的，所述每一个二输入或门的输入端分别对应数据寄存器的一个位，所述每 一个二输入或门的输出端分别对应一个第一 lie Slave，包括：
[0035] 所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时 钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连 接到对应的IIC Slave。
[0036] 步骤103,通过IIC接口将所述（n+1)位的数据寄存器的其中一个位设置为低位， 将所述（n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接 口访问所述其中数据寄存器的一个位对应的第一 IIC Slave。
[0037] 其中，所述CPU通过所述IIC接口访问的数据寄存器是位设置为低位的数据寄存 器。
[0038] 具体的，所述IIC接口包括IIC master和第二IIC Slave。
[0039] 其中，第一 slave可以为最终要访问的IIC slave终端，第二slave可以为处理器 所带的lie slave接口。
[0040] 所述其中数据寄存器的一个位对应的lie Slave-端连接所述二输入或门的输出 端，另一端连接所述CPU的IIC master的数据线。
[0041] 所述处理器包括但不限于：复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD)、FPGA、单片机、CPU。
[0042] 具体的，参考图2,图2是本发明实施例提供的一种扩展集成电路总线IIC的方法 示意图。如图2所示，包括一个带IIC master接口的CPU和（n+1)个器件地址相同的IIC Slaves外，还包括一个CPLD扩展单元，CPLD扩展单元一方面通过IIC接口与CPU相连，另一 方面将CPU的主IIC接口的时钟线扩展成（n+1)个后再分别与器件地址相同的lie Slaves 相连；(n+1)个IIC Slaves的数据线均直接与CPU的主IIC接口的数据线相连接。
[0043] CPLD扩展单元只需扩展上述CPU的IIC时钟线，上述器件地址相同的IIC从器件 的数据线直接与上述CPU的IIC数据线连接。
[0044] CPLD扩展单元除了需要上述CPU给出IIC接口外，不需要上述CPU给出任何其它 的控制信号。
[0045] 具体的，参考图3,图3是本发明实施例提供的一种展集成电路总线IIC的方法流 程图。
[0046] 步骤301、使用CPLD描述一个Μ位的数据寄存器（M等于器件地址相同的IIC从器 件的数量）；
[0047] 步骤302、使用CPLD描述Ν个二输入或门（Ν等于步骤301中所述数据寄存器的位 数）；每个二输入或门的两个输入端，一个均连接至CPU主IIC接口的时钟线，另一个连接 至步骤1中所述数据寄存器的相应位；每个二输入或门的输出与相应IIC从器件的时钟线 相连；
[0048] 步骤303、使用CPLD描述一个从IIC接口，CPU通过此接口来控制步骤301中所述 数据寄存器的值；
[0049] 步骤304、当CPU将步骤301中所述数据寄存器的相应位置高时，步骤302中所述 的相应二输入或门的输出将与CPU的IIC时钟线无关，恒为高，即此时不管CPU主IIC接口 的时钟线输出的是高还是低，相应lie从器件的时钟线均为高；
[0050] 步骤305、当CPU将步骤301中所述数据寄存器的相应位拉低时，步骤302中所述 的相应二输入或门的输出将完全由CPU的IIC时钟线控制，即相应IIC从器件的时钟线相 当于直接与CPU的IIC时钟线相连；
[0051] 当CPU需要访问众多器件地址相同的IIC从器件中的某一个时，需要先通过IIC 接口将步骤302中所述的数据寄存器的相应位置低，其余所有位均置高，然后再通过IIC接 口输出正常的访问指令即可；通过步骤304、步骤305可以知道，此时只有数据寄存器中为 低电平的那个位对应的IIC从器件能检测到CPU主IIC接口时钟线上高低电平的变化，而 其他的lie从器件由于IIC时钟线恒为高而无法触发其与CPU主IIC接口的通信，从而无 法对相应lie从器件与CPU主IIC接口之间的通信造成冲突。
[0052] 本发明实施例提供一种扩展集成电路总线IIC的方法，所述方法通过处理器设置 (n+1)个位的数据寄存器，η为自然数；通过处理器设置（n+1)个二输入或门，每一个二输入 或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一 个第一 IIC Slave ;通过IIC接口将所述（n+1)位的数据寄存器的其中一个位设置为低位， 将所述（n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接 口访问所述其中数据寄存器的一个位对应的第一 IIC Slave，从而实现除需要CPU提供IIC 接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不 受限制。
[0053] 参考图4,图4是本发明实施例提供的一种扩展集成电路总线IIC的设备结构图。 如图4所示，所述设备包括：
[0054] 第一设置单元401，用于通过处理器设置（n+1)个位的数据寄存器，η为自然数；
[0055] 第二设置单元402,用于通过处理器设置（n+1)个二输入或门，每一个二输入或门 的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第 -IIC Slave ；
[0056] 所述第二设备单元402,具体用于：
[0057] 所述每一个二输入或门的一个输入端连接到中央处理器CPU的IIC master的时 钟线，另一个输入端连接到所述数据寄存器相应的位，所述每一个二输入或门的输出端连 接到对应的第一 IIC Slave。
[0058] 第三设置单元403,用于通过IIC接口将所述（n+1)位的数据寄存器的其中一个位 设置为低位，将所述（n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过 所述IIC接口访问所述其中数据寄存器的一个位对应的第一 IIC Slave。
[0059] 其中，所述 IIC 接口包括 IIC master 和第二 IIC Slave。
[0060] 所述其中数据寄存器的一个位对应的IIC Slave-端连接所述二输入或门的输出 端，另一端连接所述CPU的IIC master的数据线。
[0061] 所述处理器包括但不限于：复杂可编程逻辑器件CPLD、FPGA、单片机、CPU。
[0062] 具体的，参考图2和图3的描述，在此不再赘述。
[0063] 本发明实施例提供一种扩展集成电路总线IIC的设备，所述设备通过处理器设置 (n+1)个位的数据寄存器，η为自然数；通过处理器设置（n+1)个二输入或门，每一个二输入 或门的输入端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一 个第一 IIC Slave ;通过IIC接口将所述（n+1)位的数据寄存器的其中一个位设置为低位， 将所述（n+1)位的数据寄存器的其他位设置为高位，使得中央处理器CPU通过所述IIC接 口访问所述其中数据寄存器的一个位对应的第一 IIC Slave，从而实现除需要CPU提供IIC 接口外，不需要其他的控制信号，只需要扩展IIC接口的时钟信号，IIC的扩展路数几乎不 受限制。
[0064] 以上所述，仅为本发明较佳的【具体实施方式】，但本发明的保护范围并不局限于此， 任何熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换， 都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围 为准。
【权利要求】
1. 一种扩展集成电路总线lie的方法，其特征在于，所述方法包括： 通过处理器设置一个（n+1)位的数据寄存器，η为自然数； 通过处理器设置（η+1)个二输入或门，每一个二输入或门的输入端分别对应数据寄存 器的一个位，所述每一个二输入或门的输出端分别对应一个第一 IlCSlave ; 通过IIC接口将所述（n+1)位的数据寄存器的其中一个位设置为低，将所述（n+1)位 的数据寄存器的其他位设置为高，使得中央处理器CPU通过所述IIC接口访问所述（n+1) 位的数据寄存器的其中一个位对应的第一 IIC Slave。
2. 根据权利要求1所述的方法，其特征在于，所述每一个二输入或门的输入端分别对 应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一 IIC Slave，包 括： 所述每一个二输入或门的一个输入端连接到CPU的lie master的时钟线，另一个输入 端连接到与所述每一个二输入或门分别对应的数据寄存器的位，所述每一个二输入或门的 输出端连接到对应的第一 IIC Slave。
3. 根据权利要求1所述的方法，其特征在于，所述IIC接口包括IIC master和第二IIC Slave。
4. 根据权利要求1所述的方法，其特征在于，所述（n+1)位的数据寄存器的其中一个位 对应的第一 lie Slave -端连接与所述（n+1)位的数据寄存器的其中一个位对应的所述二 输入或门的输出端，另一端连接所述CPU的IIC master的数据线。
5. 根据权利要求1至4任意一项所述的方法，其特征在于，所述处理器包括：复杂可编 程逻辑器件CPLD、FPGA、单片机或CPU。
6. -种扩展集成电路总线IIC的设备，其特征在于，所述设备包括： 第一设置单元，用于通过处理器设置一个（n+1)位的数据寄存器，η为自然数； 第二设置单元，用于通过处理器设置（n+1)个二输入或门，每一个二输入或门的输入 端分别对应数据寄存器的一个位，所述每一个二输入或门的输出端分别对应一个第一 IIC Slave ； 第三设置单元，用于通过lie接口将所述（n+1)位的数据寄存器的其中一个位设置为 低，将所述（n+1)位的数据寄存器的其他位设置为高，使得中央处理器CPU通过所述IIC接 口访问所述（n+1)位的数据寄存器的其中一个位对应的第一 IIC Slave。
7. 根据权利要求6所述的设备，其特征在于，所述第二设备单元，具体用于： 所述每一个二输入或门的一个输入端连接到CPU的IIC master的时钟线，另一个输入 端连接到与所述每一个二输入或门分别对应的数据寄存器的位，所述每一个二输入或门的 输出端连接到对应的第一 IIC Slave。
8. 根据权利要求6所述的设备，其特征在于，所述IIC接口包括IIC master和第二IIC Slave。
9. 根据权利要求6所述的设备，其特征在于，所述（n+1)位的数据寄存器的其中一个位 对应的第一 lie Slave -端连接与所述（n+1)位的数据寄存器的其中一个位对应的所述二 输入或门的输出端，另一端连接所述CPU的IIC master的数据线。
10. 根据权利要求6至9任意一项所述的设备，其特征在于，所述处理器包括但不限于： 复杂可编程逻辑器件CPLD、FPGA、单片机或CPU。
【文档编号】G06F13/40GK104142905SQ201410375452
【公开日】2014年11月12日 申请日期:2014年7月31日 优先权日:2014年7月31日
【发明者】朱祥祥, 徐雷, 陈涛 申请人:深圳市共进电子股份有限公司