一种双沿触发驱动逻辑系统及抵抗能量分析攻击的方法
【专利摘要】本发明公开了一种双沿触发驱动逻辑系统及抵抗能量分析攻击的方法，包括信号源、控制单元和驱动逻辑电路和驱动逻辑补偿电路，并由该系统代替标准信号源及驱动逻辑电路的方式，在提高了安全性的同时，通过控制单元产生长度为半个时钟周期的复位信号，从而把输出一组数据的两个时钟周期压缩为一个时钟周期，从而不会降低整个芯片硬件设备的工作效率。
【专利说明】一种双沿触发驱动逻辑系统及抵抗能量分析攻击的方法
【技术领域】
[0001]本发明涉及计算机安全领域，特别涉及一种双沿触发驱动逻辑系统及抵抗能量分析攻击的方法。
【背景技术】
[0002]当前，随着科技的进步，各种各样的芯片硬件设备以其体积小、计算速度快、外形多样、可以应用于多种电子商务场景和使用寿命长等特点，得到了广泛应用，拥有广阔的市场前景。
[0003]伴随着芯片硬件设备的广泛应用，其侧信道安全问题也逐渐暴露出来，通过芯片能量消耗的分析，可以探知芯片所处理的信息，从而导致信息泄漏事故。
[0004]在信息论中，两个等长比特串之间的汉明距离(HD)是两个比特串对应位置的比特不同的个数；汉明重量(HW)是比特串相对于同样长度的全零比特串的汉明距离，即比特串中非零的比特个数。对于芯片硬件设备中所使用的驱动逻辑电路而言，一个时钟周期的HW值表示该驱动逻辑电路在该时钟周期所输出的作为计算结果的比特串中I的个数；相邻两个时钟周期的HD值表示该驱动逻辑电路在这两个时钟周期所输出的作为计算结果的两个比特串对应位置的比特值(O或I)不同的个数。根据能量分析理论，在工作状态下，如果驱动逻辑电路的HW和HD值不是恒定的，则该驱动逻辑电路的能量消耗也会产生变化，可以通过能量分析攻击技术恢复出芯片硬件设备中计算的信息。
[0005]因此，需要对芯片硬件设备中的驱动逻辑电路进行特定的保护，使其具备抵抗能量分析攻击的能力，具体实现方式如下。
[0006]在芯片硬件设备上均使用特定的抵抗能量分析攻击驱动逻辑系统，比如用双栅预充电结构(DPL)实现的驱动逻辑系统，这种驱动逻辑系统由两组功能相同的驱动逻辑电路构成。当一个时钟周期开始、数据输入到该驱动逻辑电路组中时，输入数据存储到第一组驱动逻辑电路，输入数据取反后输入到第二组驱动逻辑电路；当下一个时钟周期开始时，将两组驱动逻辑电路置零。
[0007]上述方式虽然可以在一定程度上防止驱动逻辑电路中计算的信息通过能量分析方式泄漏，但该方式在实际应用中也会存在一定的问题，如标准驱动逻辑电路每个时钟周期都会输出一组数据，而DPL驱动逻辑电路必须每两个时钟周期才能输出一组数据，这使得整个芯片硬件设备的吞吐率降低50%。如图7所示的DPL结构驱动逻辑系统被赋值为序列“1，O, O, I, I”时的时序图，虽然DPL结构驱动逻辑系统也具有抵抗能量分析攻击的能力，但需要2个时钟周期才能输出序列中的I个值，即5个序列值需要10个时钟周期才能全部输出，如图7所示。这种方法导致驱动逻辑系统乃至整个芯片硬件设备的吞吐率降为原来的一半。
【发明内容】
[0008]有鉴于此，本发明的主要目的在于提供一种双沿触发驱动逻辑系统及抵抗能量分析攻击的方法，以实现在不降低芯片硬件设备吞吐率、提高工作效率的同时，保持抵抗能量分析攻击能力，提高了安全性。
[0009]为实现上述目的，本发明提供了一种双沿触发驱动逻辑系统，包括信号源、控制单元和驱动逻辑电路和驱动逻辑补偿电路；
[0010]所述控制单元用于接收外部复位信号和时钟信号，并当外部复位信号有效时使所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于复位状态；当外部复位信号无效且时钟信号为上升沿时，所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于工作状态，当外部复位信号无效且时钟信号为下降沿时，使所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于复位状态；
[0011]所述信号源用于在处于工作状态时向所述驱动逻辑电路提供第一输入信号，向所述驱动逻辑补偿电路提供第二输入信号，所述第一输入信号与所述第二输入信号互补；
[0012]所述驱动逻辑电路用于接收第一输入信号，并根据所述第一输入信号计算生成第一输出信号；所述驱动逻辑补偿电路用于接收所述第二输入信号，并根据所述第二输入信号计算生成第二输出信号；所述第一输出信号与所述第二输出信号互补。
[0013]进一步，所述控制单元包括外部时钟信号输入端CLK、外部复位信号输入端RST、低电平端、时钟信号输出端Work、复位信号输出端PreC以及或非门、第一、第二、第三或门；
[0014]其中，夕卜部时钟信号输入端CLK与低电平端分别连接或非门的输入端和第一或门ORl的输入端；所述或非门输出端与外部复位信号输入端RST连接第二或门0R2的输入端；所述第一或门ORl的输出端与低电平端连接第三或门0R3的输入端；所述第二或门0R2的输出端连接所述复位信号输出端PreC ;所述第三或门0R3的输出端连接所述时钟信号输出端 Work。
[0015]进一步，所述信号源包括用于产生所述第一输入信号的第一信号源和用于产生所述第二输入信号的第二信号源；
[0016]所述第一信号源包括第一复位信号接收端RST1、第一时钟信号接收端CLKl和第一输入信号输出端LS，所述第一复位信号接收端RSTl与所述复位信号输出端PreC连接，所述第一时钟信号接收端CLKl与所述时钟信号输出端Work连接；
[0017]所述第二信号源包括第二复位信号接收端RST2、第二时钟信号接收端CLK2和第二输入信号输出端CLS，所述第二复位信号接收端RST2与所述复位信号输出端PreC连接，所述第二时钟信号接收端CLK2与所述时钟信号输出端Work连接。
[0018]进一步，所述驱动逻辑电路包括第一输入信号接收端LCin、第三复位信号接收端RST3和驱动逻辑电路输出端LCout ;所述驱动逻辑补偿电路包括第二输入信号接收端CLCin、第四复位信号接收端RST4和驱动逻辑电路输出端CLCout ；
[0019]所述第一输入信号接收端LCin与所述第一输入信号输出端LS连接；所述第二信号输入信号接收端CLCin与所述第二输入信号输出端CLS连接；所述第三复位信号接收端RST3与所述复位信号输出端PreC连接；所述第四复位信号接收端RST4与所述复位信号输出端PreC连接。
[0020]进一步，所述驱动逻辑电路为异或门电路时，所述驱动逻辑补偿电路为异或非门电路。
[0021]进一步，所述驱动逻辑电路为非门电路时，所述驱动逻辑补偿电路为非门电路。
[0022]进一步，所述驱动逻辑电路为与门电路时，所述驱动逻辑补偿电路为与非门电路。
[0023]进一步，所述驱动逻辑电路为或门电路时，所述驱动逻辑补偿电路为或非门电路。
[0024]本发明还提供了一种基于上述系统的抵抗能量分析攻击的方法，其特征在于，包括:
[0025]当外部复位信号有效时，控制单元向信号源、驱动逻辑电路和驱动逻辑补偿电路发送有效的复位信号；
[0026]当外部复位信号无效时，在时钟信号为上升沿时，所述控制单元向信号源、驱动逻辑电路和驱动逻辑补偿电路发送时钟信号和无效的复位信号；所述信号源处于工作状态，向所述驱动逻辑补偿电路提供第二输入信号，所述第一输入信号与所述第二输入信号互补；所述驱动逻辑电路接收第一输入信号，并根据所述第一输入信号生成第一输出信号；所述驱动逻辑补偿电路接收第二输入信号，并根据所述第二输入信号计算生成第二输出信号；所述第一输出信号与所述第二输出信号互补；
[0027]当外部复位信号无效时，在时钟信号为下降沿时，控制单元向信号源、驱动逻辑电路和驱动逻辑补偿电路发送时钟信号和有效的复位信号。
[0028]采用本发明提供的双沿触发驱动逻辑系统代替标准信号源及驱动逻辑电路的方式，在提供了驱动逻辑电路抵抗能量分析攻击的能力的同时，通过控制单元产生长度为半个时钟周期的复位信号，从而把输出一组数据的两个时钟周期压缩为一个时钟周期，从而不会降低整个芯片硬件设备的吞吐率。
【专利附图】
【附图说明】
[0029]图1为本发明双沿触发驱动逻辑系统的结构示意图；
[0030]图2为本发明双沿触发驱动逻辑系统的控制单元的结构示意图；
[0031]图3为图2中控制单元各管脚时序示意图；
[0032]图4为本发明双沿触发驱动逻辑系统中驱动逻辑电路与驱动逻辑补偿电路对应关系不意图；
[0033]图5为标准驱动逻辑输入的时序示意图；
[0034]图6本发明双沿触发驱动逻辑系统的驱动逻辑电路输入和驱动逻辑补偿电路输入的时序不意图；
[0035]图7为现有技术中DPL驱动逻辑电路的时序示意图。
【具体实施方式】
[0036]为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
[0037]本发明提供了一种双沿触发驱动逻辑系统，包括信号源、控制单元和驱动逻辑电路和驱动逻辑补偿电路；
[0038]所述控制单元用于接收外部复位信号和时钟信号，并当外部复位信号有效时使所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于复位状态；当外部复位信号无效且时钟信号为上升沿时，所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于工作状态，当外部复位信号无效且时钟信号为下降沿时，使所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于复位状态；
[0039]所述信号源用于在处于工作状态时向所述驱动逻辑电路提供第一输入信号，向所述驱动逻辑补偿电路提供第二输入信号，所述第一输入信号与所述第二输入信号互补；
[0040]所述驱动逻辑电路用于接收第一输入信号，并根据所述第一输入信号计算生成第一输出信号；所述驱动逻辑补偿电路用于接收所述第二输入信号，并根据所述第二输入信号计算生成第二输出信号；所述第一输出信号与所述第二输出信号互补。
[0041]作为本发明的一种典型实施例，结合附图1和附图2，本发明提供的双沿触发驱动逻辑系统包括信号源、控制单元和驱动逻辑电路和驱动逻辑补偿电路；
[0042]如图2所示，控制单元包括外部时钟信号输入端CLK、外部复位信号输入端RSlMS电平端、时钟信号输出端Work、复位信号输出端PreC以及或非门、第一、第二、第三或门；
[0043]外部时钟信号输入端CLK与低电平端分别连接或非门的输入端和第一或门ORl的输入端；所述或非门输出端与外部复位信号输入端RST连接第二或门0R2的输入端；所述第一或门ORl的输出端与低电平端连接第三或门0R3 ;所述第二或门0R2的输出端连接所述复位信号输出端PreC ;所述第三或门0R3的输出端连接所述时钟信号输出端Work。
[0044]需要说明的是，如图1中所示的第一信号源输出的第一输入信号为第二信号源输出的第二输入信号的取反，因此，在工作状态下有-CZq.在复位状态下有LCin =
CLCin = {O, O,..., 0}，其中，第一输入信号和第二输入信号的位数可根据驱动逻辑电路需要的信号位数确定，驱动逻辑电路的输入信号的位数与驱动逻辑补偿电路的输入信号位数相同，因此，设第一、第二输入信号的位数均为n，则有LCin = ILS1, LS2,LSj，CLCin =(CLS1, CLS2,CLSJ ;驱动逻辑电路的输出LCtjut为驱动逻辑电路的输入LCin通过驱动逻辑电路所执行的函数计算出的结果，驱动逻辑补偿电路的输出CLCrat为驱动逻辑补偿电路的输入CLCin通过驱动逻辑补偿电路所执行的函数计算出的结果，在工作状态下驱动逻辑补偿电路的输出CLCwt为驱动逻辑电路的输出LCrat取反，在复位状态下驱动逻辑补偿电路的输出和驱动逻辑电路的输出均置零，记驱动逻辑电路执行布尔函数F1，驱动逻辑补偿电路执行布尔函数F2，驱动逻辑电路的输出为LCtjut,驱动逻辑补偿电路的输入为CLCwt，则LCout = F1 (LCin) = F1 (LS1, LS2,LSn)、CLCout = F2 (CLCin) = F2 (CLS1, CLS2,CLSn)，在工作状态下爷 LC = CLCout = F'(LS,,LS2,...,LSn) = F2(CLSi:CLS2~CLS11)，在复位状态下有LCtjut = CLCout ;控制单元接收的外部时钟信号CLK和复位信号RST分别为所述驱动逻辑电路系统的时钟信号和复位信号，控制单元产生的工作信号Work分别为第一、第二信号源的时钟信号，控制单元产生的复位信号PreC分别为第一信号源、第二信号源、驱动逻辑电路和驱动逻辑补偿电路的复位信号；由上述结构可以看出，驱动逻辑电路系统连接到整个电路中的连接方式与原有的标准驱动逻辑电路完全相同，因此在使用时可以符合标准的电路元件库要求，可以正常地与芯片硬件设备电路接合，具有很好的兼容性。
[0045]以下以第一、第二输入信号为I位的驱动逻辑系统为例，假定复位信号高电平有效，参照附图3至图6，对本发明上述实施例中驱动逻辑系统工作过程进行进一步地详细说明。
[0046]图3为控制单元产生的5个时钟周期中各管脚时序示意图。可以看出:
[0047]A、当第I个时钟周期时，RST为高电平，即此时驱动逻辑系统处于复位状态，而PreC为高电平，即所有信号源和驱动逻辑电路、驱动逻辑补偿电路均处于复位阶段。
[0048]B、当第2?5个时钟周期时，RST为低电平，即此时驱动逻辑系统处于工作阶段，而系统中每个信号源和驱动逻辑电路、驱动逻辑补偿电路所处的阶段，包括:
[0049]B1、在每个时钟周期上升沿，Work为上升沿，PreC为低电平，第一信号源、第二信号源、驱动逻辑电路和驱动逻辑补偿电路进入工作阶段；
[0050]B2、在每个时钟周期下降沿，PreC为高电平，第一信号源、第二信号源、驱动逻辑电路和驱动逻辑补偿电路进入复位阶段。
[0051]综上所述，第一、第二信号源及驱动逻辑电路、驱动逻辑补偿电路进入的阶段符合双沿触发驱动逻辑系统的CLK管脚和RST管脚的定义。
[0052]由图3还可以发现，当所述的双沿触发驱动逻辑系统处于工作阶段时，PreC信号为对应的Work信号取反，Work信号与所述的双沿触发驱动逻辑系统的CLK信号相同，因此仅已知所述的双沿触发驱动逻辑系统的CLK信号就可以计算出双沿触发驱动逻辑系统中每个信号源及驱动逻辑电路、驱动逻辑补偿电路所处的阶段，下文中所有的CLK均表示双沿触发驱动逻辑系统的CLK信号。
[0053]由于驱动逻辑电路是实现电路信号计算功能的电路部件，因此驱动逻辑电路可以抽象为一个布尔函数，记布尔函数为F，函数输入为LCin，函数输出为LCtjut，则驱动逻辑可以定义为LCrat = F(LCin)。因此，在本文后续讨论驱动逻辑电路时，由于输出为输入的函数，只需要讨论驱动逻辑电路的输入即可。
[0054]在信息论中，两个等长比特串之间的汉明距离(HD)是两个比特串对应位置的比特不同的个数；汉明重量(HW)是比特串相对于同样长度的全零比特串的汉明距离，即比特串中非零的比特个数。对于芯片硬件设备中所使用的驱动逻辑而言，一个时钟周期的HW值表示该驱动逻辑在该时钟周期所计算的比特串中I的个数；相邻两个时钟周期的HD值表示该驱动逻辑在这两个时钟周期所计算的两个比特串对应位置的比特值(O或I)不同的个数。根据能量分析理论，在工作状态下，如果标准驱动逻辑的HW和HD值不是恒定的，则该驱动逻辑的能量消耗也会产生变化，可以通过能量分析攻击技术恢复出标准驱动逻辑乃至芯片硬件设备中所计算、存储的信息。
[0055]根据所述驱动逻辑系统的定义和连线可以发现，驱动逻辑电路和驱动逻辑补偿电路的输入输出值均互补，记驱动逻辑电路抽象的布尔函数为F1,函数输入为LCin,函数输出为LCtjut,补偿驱动逻辑电路抽象的布尔函数为F2,函数输入为CLCin,函数输出为CLCtjut,则有
HLCJ = CLCm,, = F2(CLC111)由此可知，在讨论所述的驱动逻辑系统的HW值和HD
值时，考察所述驱动逻辑系统的输入或输出是等价的。因此，在本文后续的讨论中仅考察驱动逻辑系统的输入。
[0056]图4为本发明驱动逻辑系统的驱动逻辑补偿电路设计示意图。所述的驱动逻辑系统与标准驱动逻辑相同，均由标准逻辑元件构成。最基本的3类标准逻辑元件分别是I输入非门(N0T)，2输入与门(AND)，2输入或门(0R)。由于其它复杂电路均由这3类标准逻辑元件构成，因此当获得这3类标准逻辑元件的驱动逻辑补偿电路设计，即可获得复杂驱动逻辑电路对应的驱动逻辑补偿电路设计。对NOT而言，根据输入输出构造真值表，可以发现对应的驱动逻辑电路为NOT。对AND和OR而言，根据2输入构造卡诺图，可以进行逻辑化简，进而发现AND对应的驱动逻辑补偿电路为OR，OR对应的驱动逻辑补偿电路为AND，如图4所示。基于相同原理的推导，进一步延伸举例，驱动逻辑电路为异或门电路时，驱动逻辑补偿电路为异或非门电路；在此需要说明的是，对于其他复杂单路，由于均由非门、与门、或门组成，可依据相同的原则推导符合本实施例要求的驱动逻辑电路和驱动逻辑补偿电路。
[0057]图5为在驱动逻辑电路、驱动逻辑补偿电路、第一、第二信号源处于工作状态下，驱动逻辑电路输入(图中名称为LCin)在5个连续时钟周期(周期I?5)的HW值和HD值的变化，其中所有输入的初始状态均置零。如图5所示，驱动逻辑电路输入在周期I?5被赋值为序列“1，O, O, I, I”。通过观察图5中对应的HW和HD的值，可以发现每个时钟周期对应的HW和HD值都不是恒定的，根据能量分析理论，在工作阶段下，如果驱动逻辑电路输入的HW和HD值不是恒定的，可以通过能量分析攻击技术恢复出标准驱动逻辑乃至芯片硬件设备中存储、计算的信息。
[0058]图6为本发明双沿触发驱动逻辑系统时序图。假设驱动逻辑电路输入在周期I?5仍将被赋值为序列“1，O, O, I, I”。根据图2的控制单元结构和图3的时序分析，可以分析出驱动逻辑电路输入在周期I?5的上升沿将被赋值为序列“1，O, O, I, 1”，而在周期I?5的后半周期将被置零；另外，由图1可知驱动逻辑补偿电路输入(图中名称为CLCin)的值与驱动逻辑电路输入互补，则驱动逻辑补偿电路输入在周期I?5的上升沿将被赋值为序列“0，I, I, O, 0”，而在周期I?5的后半周期将被置零。这个分析与图6所示的时序相一致。由于驱动逻辑补偿电路输入的取值是由驱动逻辑电路输入决定的，即在工作阶段两组输入值互补，所以此时应当考虑驱动逻辑电路输入和驱动逻辑补偿电路输入的HW与HD的总和，如图6所示。其中，在每个工作阶段，HW的总和时钟为I ;在每个复位阶段，HW的总和时钟为O ;在每次阶段变换时，HD的总和时钟为I。这样就达到了保持HW和HD值恒定的目的，使这个驱动逻辑电路系统具有抵抗能量分析攻击的能力。
[0059]当然，上述仅为I位输入的驱动逻辑系统举例说明，在实际应用中，多位输入驱动逻辑系统可以视为I位输入驱动逻辑系统的推广，本发明所提供的技术方案仍然有效。
[0060]本发明基于上述系统构成还提供了一种抵抗能量分析攻击的方法，包括:
[0061]当外部复位信号有效时，控制单元向信号源、驱动逻辑电路和驱动逻辑补偿电路发送有效的复位信号；
[0062]当外部复位信号无效时，在时钟信号为上升沿时，所述控制单元向信号源、驱动逻辑电路和驱动逻辑补偿电路发送时钟信号和无效的复位信号；所述信号源处于工作状态，向所述驱动逻辑补偿电路提供第二输入信号，所述第一输入信号与所述第二输入信号互补；所述驱动逻辑电路接收第一输入信号，并根据所述第一输入信号生成第一输出信号；所述驱动逻辑补偿电路接收第二输入信号，并根据所述第二输入信号计算生成第二输出信号；所述第一输出信号与所述第二输出信号互补；
[0063]当外部复位信号无效时，在时钟信号为下降沿时，控制单元向信号源、驱动逻辑电路和驱动逻辑补偿电路发送时钟信号和有效的复位信号。
[0064]综上所述，通过采用双沿触发驱动逻辑系统代替标准驱动逻辑的方式，提供了驱动逻辑系统抵抗能量分析攻击的能力；同时通过支持双沿触发的标准驱动逻辑系统实现，从而把输出一组数据的两个时钟周期压缩为一个时钟周期，提高了整个芯片硬件设备的吞吐率；而且，本发明所述方法实现起来简单方便，便于普及；再有，本发明所述方法中的双沿触发驱动逻辑系统所使用的元件符合标准的电路元件库要求，可以正常地与芯片硬件设备电路接合，具有很好的兼容性。
[0065]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
【权利要求】
1.一种双沿触发驱动逻辑系统，其特征在于，包括信号源、控制单元和驱动逻辑电路和驱动逻辑补偿电路； 所述控制单元用于接收外部复位信号和时钟信号，并当外部复位信号有效时使所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于复位状态；当外部复位信号无效且时钟信号为上升沿时，所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于工作状态，当外部复位信号无效且时钟信号为下降沿时，使所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于复位状态； 所述信号源用于在处于工作状态时向所述驱动逻辑电路提供第一输入信号，向所述驱动逻辑补偿电路提供第二输入信号，所述第一输入信号与所述第二输入信号互补； 所述驱动逻辑电路用于接收第一输入信号，并根据所述第一输入信号计算生成第一输出信号；所述驱动逻辑补偿电路用于接收所述第二输入信号，并根据所述第二输入信号计算生成第二输出信号；所述第一输出信号与所述第二输出信号互补。
2.根据权利要求1所述的系统，其特征在于，所述控制单元包括外部时钟信号输入端CLK、夕卜部复位信号输入端RST、低电平端、时钟信号输出端Work、复位信号输出端PreC以及或非门、第一、第二、第三或门； 其中，夕卜部时钟信号输入端CLK与低电平端分别连接或非门的输入端和第一或门ORl的输入端；所述或非门输出端与外部复位信号输入端RST连接第二或门0R2的输入端；所述第一或门ORl的输出端与低电平端连接第三或门0R3的输入端；所述第二或门0R2的输出端连接所述复位信号输出端PreC ;所述第三或门0R3的输出端连接所述时钟信号输出端Work。
3.根据权利要求2所述的系统，其特征在于，所述信号源包括用于产生所述第一输入信号的第一信号源和用于产生所述第二输入信号的第二信号源； 所述第一信号源包括第一复位信号接收端RST1、第一时钟信号接收端CLKl和第一输入信号输出端LS，所述第一复位信号接收端RSTl与所述复位信号输出端PreC连接，所述第一时钟信号接收端CLKl与所述时钟信号输出端Work连接； 所述第二信号源包括第二复位信号接收端RST2、第二时钟信号接收端CLK2和第二输入信号输出端CLS，所述第二复位信号接收端RST2与所述复位信号输出端PreC连接，所述第二时钟信号接收端CLK2与所述时钟信号输出端Work连接。
4.根据权利要求3所述的系统，其特征在于，所述驱动逻辑电路包括第一输入信号接收端LCin、第三复位信号接收端RST3和驱动逻辑电路输出端LCout ;所述驱动逻辑补偿电路包括第二输入信号接收端CLCin、第四复位信号接收端RST4和驱动逻辑电路输出端CLCout ； 所述第一输入信号接收端LCin与所述第一输入信号输出端LS连接；所述第二信号输入信号接收端CLCin与所述第二输入信号输出端CLS连接；所述第三复位信号接收端RST3与所述复位信号输出端PreC连接；所述第四复位信号接收端RST4与所述复位信号输出端PreC连接。
5.根据权利要求4所述的系统，其特征在于，所述驱动逻辑电路为异或门电路时，所述驱动逻辑补偿电路为异或非门电路。
6.根据权利要求4所述的系统，其特征在于，所述驱动逻辑电路为非门电路时，所述驱动逻辑补偿电路为非门电路。
7.根据权利要求4所述的系统，其特征在于，所述驱动逻辑电路为与门电路时，所述驱动逻辑补偿电路为与非门电路。
8.根据权利要求4所述的系统，其特征在于，所述驱动逻辑电路为或门电路时，所述驱动逻辑补偿电路为或非门电路。
9.一种基于权利要求1-8任一项所述系统的抵抗能量分析攻击的方法,其特征在于，包括: 当外部复位信号有效时，控制单元向信号源、驱动逻辑电路和驱动逻辑补偿电路发送有效的复位信号； 当外部复位信号无效时，在时钟信号为上升沿时，所述控制单元向信号源、驱动逻辑电路和驱动逻辑补偿电路发送时钟信号和无效的复位信号；所述信号源处于工作状态，向所述驱动逻辑补偿电路提供第二输入信号，所述第一输入信号与所述第二输入信号互补；所述驱动逻辑电路接收第一输入信号，并根据所述第一输入信号生成第一输出信号；所述驱动逻辑补偿电路接收第二输入信号，并根据所述第二输入信号计算生成第二输出信号；所述第一输出信号与所述第二输出信号互补； 当外部复位信号无效时，在时钟信号为下降沿时，控制单元向信号源、驱动逻辑电路和驱动逻辑补偿电路发送时钟信号和有效的复位信号。
【文档编号】G06F21/71GK104200178SQ201410382777
【公开日】2014年12月10日 申请日期:2014年8月6日 优先权日:2014年8月6日
【发明者】荆继武, 屠晨阳, 刘泽艺, 刘宗斌, 马原, 高能 申请人:中国科学院信息工程研究所