专利名称：触发器、移位寄存器、驱动电路、显示装置的制作方法
技术领域：
本发明涉及一种设置在例如显示装置的驱动电路中的触发器。
背景技术：
专利文献I中揭示了一种设置在驱动电路的移位寄存器的各级中的触发器的结构(参照图19)及其驱动方法(图20)。如图20所示，在该触发器中，在将移位寄存器的各级输出均设为激活状态(下面，称作为全导通(ON)动作)的期间ta中，将AON信号设为高电位(High)(激活状态)，将AONB信号设为低电位(Low)(激活状态)，将CK1、CK2设为高电位(High)，在全导通(ON)动作结束后的期间tb中，将第I初始信号AON信号设为低电位(Low)(非激活状态)，将第2初始信号AONB信号设为高电位(High)(非激活状态)，将第I及第2时钟信号CK1、CK2设为高电位(High)，在紧跟着期间tb的期间tc中，将AON信号设为低电位(Low)(非激活状态)，;将AONB信号设为高电位(High)(非激活状态)，将CK1、CK2设为低电位(Low)，从而转移至正常动作。现有技术文献专利文献专利文献1:国际专利公报W O 2009 一 34749 (国际
公开日2009年3月19日)
发明内容
发明所要解决的技术问题然而，存在有如下问题:S卩，如图20所示，在上述触发器中，在期间ta(全导通(0N)动作期间)以及tb (全导通(ON)动作后的下一个期间)中，需要对第I及第2时钟信号CK1、CK2进行控制。本发明提供一种用于实现在与时钟信号无关的情况下能够进行全导通动作的移位寄存器的触发器。解决技术问题所采用的技术方案本触发器包括:输入端子；输出端子；第I及第2控制信号端子；第I输出部，该第I输出部包括自举电容，并与第I控制信号端子及输出端子相连接；第2输出部，该第2输出部与第I电源(与输入端子为非激活状态时的电位相对应的电源)及输出端子相连接；第I输入部，该第I输入部与上述输入端子及第2电源(与输入端子为激活状态时的电位相对应的电源)相连接，并对自举电容进行充电；放电部，该放电部使上述自举电容进行放电；第2输入部，该第2输入部与上述输入端子及第I电源相连接，并与第2输出部相连接；以及复位部，该复位部与上述第2控制信号端子相连接，并对上述放电部及第2输出部进行控制，在本触发器中，包括控制上述第I输出部的第I初始化部，控制上述第I输入部的第2初始化部，以及控制放电部及第2输出部的第3初始化部(也可以称作为第I初始化部控制输出端子的电位)。根据本触发器，能够在全导通(ON)动作期间，利用第I及第2初始化部使输出端子变成激活状态，并且在全导通(ON)动作结束之后，利用第2及第3初始化部使输出变为非激活状态。因此，在使用本触发器的移位寄存器中，能够在与输入到第I及第2控制信号端子中的信号无关(例如，时钟信号)的情况下进行全导通(ON)动作。本触发器采用如下结构:S卩，第I初始化部使第I输出部与第2电源电连接或断开；第2初始化部使第I输入部与第2电源电连接或断开；第3初始化部使放电部及第2输出部分别与第2电源电连接或断开。本触发器也可以采用如下结构:S卩，上述第2初始化部还使第3初始化部、复位部以及放电部分别与第2输出部连接或断开。本触发器也可以采用如下结构:S卩，第I初始化部还对上述第2输出部进行控制。本触发器也可以采用如下结构:即包括反馈部，该反馈部与输出端子相连接、并对第2输出部进行控制。本触发器也可以采用如下结构:S卩，第I输入部和第I输出部经由中继部相连接。本触发器采用如下结构:S卩，第I输出部包括第I晶体管，第2输出部包括第2晶体管，第I输入部包括第3晶体管，放电部包括第4晶体管，第2输入部包括第5晶体管，复位部包括第6晶体管，第I初始化部包括第7晶体管，第2初始化部包括第8晶体管，第3初始化部包括第9晶体管，并且第I 第9晶体管都具有相同的导电类型。本触发器也可以采用如下结构:即，进一步包括第I至第3初始化端子、以及第I至第3节点，第I晶体管的一个导通电极与第I控制信号端子相连接，该第I晶体管的控制端子和另一个导通电极经由上述自举电容相连接，且上述另一个导通电极与输出端子相连接，并且所述另一个导通电极经由第2晶体管与第I电源相连接，第3及第5晶体管的控制端子与输入端子相连接，第6晶体管的控制端子与第2控制信号端子相连接，第7晶体管的控制端子与第I初始化端子相连接，第8晶体管的控制端子与第2初始化端子相连接，第9晶体管的控制端子与第3初始化端子相连接，第I节点与第3晶体管的一个导通电极直接连接或经由电阻相连接，且经由第4晶体管与第I电源相连接，第3晶体管的另一个导通电极经由第8晶体管与第2电源相连接，第2节点与第2晶体管的控制端子相连接，并且经由第5晶体管与第I电源相连接，第3节点与第4晶体管的控制端子相连接，且经由第9晶体管与第2电源相连接，并且经由与上述电阻不同的其它电阻以及第6晶体管与第2电源相连接。 本触发器也可以采用如下结构:即，在第2初始化部中包括使控制端子与第2初始化端子相连接的第10晶体管，上述第2节点经由第10晶体管与第3节点相连接。本触发器也可以采用如下结构:即，在第I初始化部中包括使控制端子与第I初始化端子相连接的第11晶体管，上述第2节点经由第11晶体管与第I电源相连接。本触发器也可以采用如下结构:即，包括使控制端子与输出端子相连接的第12晶体管，上述第2节点经由第12晶体管与第I电源相连接。本触发器也可以采用如下结构:即，包括使控制端子与第2电源相连接的第13晶体管，上述第I节点经由第13晶体管与第I晶体管的控制端子相连接。本触发器也可以采用如下结构:即，上述各电阻的构成材料与各晶体管的沟道的构成材料相同。本触发器也可以采用如下结构:S卩，在上述第I输出部中包括第I晶体管，并且上述自举电容是第I晶体管的寄生电容。本移位寄存器在各级中包括上述触发器。本移位寄存器也可以采用如下结构:即，本级的触发器的第2控制信号端子与下一级的触发器的输出端子相连接。本驱动电路具有移位寄存器，该移位寄存器在各级中包含上述触发器，并且将激活期间互不重叠的时钟信号提供到移位寄存器各级中的触发器的第I及第2控制信号端子。本驱动电路具有移位寄存器，该移位寄存器在各级中包含上述触发器，在该移位寄存器的各级的触发器中，将第I初始化信号输入到第I初始化端子，将第2初始化信号输入到第2初始化端子，将第3初始化信号输入到第3初始化端子。本驱动电路也可以采用如下结构:即，使上述第I初始化信号的反向信号为第2初始化信号，上述第3初始化信号在上述第I初始化信号从激活状态变为非激活状态的时刻变成激活状态，在该时刻之后变为非激活状态。本驱动电路也可以采用如下结构:即，使上述第3初始化信号与规定移位开始时刻的起始脉冲变为激活状态同步地变成非激活状态。本显示装置包括上述触发器。发明效果如上所述，根据本发明，能够实现一种能够在与时钟信号无关的情况下进行全导通(ON)动作的移位寄存器。
图1是表示触发器的结构的电路图。图2是表示本液晶显示装置的结构的框图。图3是表示本移位寄存器的结构示例的电路图。图4是表示图3的移位寄存器的动作的时序图。图5是第I 第3初始化信号的说明图。图6是本液晶显示装置的驱动器所使用的反向器电路的电路图。图7是本液晶显示装置的驱动器所使用的信号处理电路的电路图。图8是图1的触发器的布局示例。图9是图1的触发器的布局示例。图10是图6的反向器电路的布局示例。图11是图1所示的触发器的变形例。图12是图1所示的触发器的另一个变形例。图13是输入到图12的触发器中的第I 第3初始化信号的时序图。图14是图1所示的触发器的其它一个变形例。图15是图1所示的触发器的其它一个变形例。图16是图1所示的触发器的其它一个变形例。图17是具有包括图15的触发器的移位寄存器(双向移位)的结构示例的电路图。图18是图16的移位寄存器所使用的移位方向确定电路的一个示例。
图19是现有的触发器的结构。图20是表不图19所不的现有的移位寄存器的动作的时序图。
具体实施例方式基于图1 图18对本发明的实施方式进行如下说明。图2是具有本发明所涉及的触发器的液晶显示装置的一个结构示例。图2的液晶显示装置包括:显示控制器、栅极驱动器GD、源极驱动器SD、液晶面板LCP、以及背光源BL(为光透过型的情况)。显示控制器对栅极驱动器⑶及源极驱动器SD进行控制，例如，向栅极驱动器GD提供第I及第2时钟信号(CKl信号、CK2信号)、栅极起始脉冲信号(GSP信号)、第I初始化信号(INIT信号)、第2初始化信号(INITB信号)、以及第3初始化信号(INITKEEP信号)。栅极驱动器GD驱动液晶面板LCP的扫描信号线Gl Gn，源极驱动器SD驱动液晶面板LCP的数据信号线SI Sn。栅极驱动器⑶及源极驱动器SD也可与液晶面板LCP形成为单片。栅极驱动器⑶包括图3所示的移位寄存器。图3的移位寄存器包含纵向连接的多个触发器，各个触发器包括输入端子(IN端子)、输出端子(OUT端子)、第I及第2时钟信号端子(第I及第2控制信号端子)CKA、CKB、第I初始化端子(INIT端子)、第2初始化端子(INITB端子)、第3初始化端子(INITKEEP端子)、以及返回输入(back-1n:返回输入)端子(BIN端子)。此处，在奇数级的触发器(FFl、FF3等)中，将CKl信号提供给CKA端子，将CK2信号提供给CKB端子，在偶数级的触发器(FF2、FFn等)中，将CK2信号提供给CKA端子，将CKl信号提供给CKB端子。另外，将INIT信号、INITB信号及INITKEEP信号提供给各级的触发器(FFl FFn)。另外，本级的IN端子与前级的OUT端子相连接，并且，本级的BIN端子与后级的OUT端子相连接。此外，CKl信号及CK2信号是激活期间(高电位期间)互不重叠的两个时钟信号。在图3的移位寄存器的各级中，使用本发明所涉及的触发器。图1示出了本触发器的一个结构示例。图1的触发器包括:IN端子；0UT端子；CKA、CKB端子；第I输出部F0，该第I输出部FO包含自举电容Cv，并与CKA端子及OUT端子相连接；第2输出部S0，该第2输出部SO与第I电源VSS (低电位侧电源)及OUT端子相连接；第I输入部FI，该第I输入部FI与IN端子及第2电源VDD (高电位侧电源)相连接，并对自举电容Cv充电；放电部DC，该放电部DC使自举电容Cv放电；第2输入部SI，该第2输入部SI与IN端子及第I电源VSS相连接，并与第2输出部相连接；复位部RS，该复位部RS与CKB端子相连接，并控制放电部DC及第2输出部SO ;第I初始化部FT，该第I初始化部FT控制第I输出部FO ;第2初始化部SD，该第2初始化部SD控制第I输入部FI ;第3初始化部TD，该第3初始化部TD控制放电部DC及第2输出部SO ;反馈部FB，该反馈部FB与OUT端子相连接，并控制第2输出部S0;中继部RC，该中继部RC对第I输入部FI与第I输出部FO进行中继；以及误动作防止部SC，该误动作防止部SC防止在正常动作时本级与其它级同时变为激活状态。更具体而言，在本触发器中，在第I输出部FO中包括晶体管Trl (第I晶体管)及自举电容Cv，在第2输出部SO中包括第2晶体管Tr2(第2晶体管)，在第I输入部FI中包括晶体管Tr3 (第3晶体管)及电阻Ri，在放电部DC中包括晶体管Tr4 (第4晶体管)，在第2输入部SI中包括晶体管Tr5 (第5晶体管)，在复位部RS中包括晶体管Tr6 (第6晶体管)及电阻Rr，在第I初始化部FT中包括晶体管Tr7 (第7晶体管)及晶体管Trll (第11晶体管)，在第2初始化部中包括晶体管Tr8 (第8晶体管)及晶体管TrlO (第10晶体管)，在第3初始化部中包括Tr9 (第9晶体管)，在反馈部FB中包括晶体管Trl2 (第12晶体管)，在中继部RC中包括晶体管Trl3 (第13晶体管)，在误动作防止部SC中包括晶体管Trl4、Trl5。此外，Trl Trl5的导电类型(η沟道型)全部相同。而且，Trl的漏极电极与CKA端子相连接，且Trl的栅极电极与Trl的源极电极经由自举电容Cv相连接，而且，上述源极电极与OUT端子相连接，并经由Tr2与VSS相连接。另外，Tr3, Tr5及Trl4的栅极端子与IN端子相连接，Tr6的栅极端子与CKB端子相连接，Tr7及Trll的栅极端子与INIT端子相连接，TrS及TrlO的栅极端子与INITB端子相连接，Tr9的栅极端子与INITKEEP端子相连接，Trl3的栅极端子与VDD相连接，Trl5的栅极端子与BIN端子相连接。而且，与Trl的栅极相连接的第I节点Na经由Trl3与电阻Ri的一端相连接，并经由Tr4与VSS相连接。电阻Ri的另一端经由Tr3及Tr8与VDD相连接(其中，Tr3在电阻 Ri 一侧，Tr8 在 VDD 一侧)。而且，与Tr2的栅极端子相连接的第2节点Nb经由Tr5与VSS相连接，且经由Trll与VSS相连接，并且经由Trl2与VSS相连接。另外，与Tr4的栅极端子相连接的第3节点Ne经由Tr9与VDD相连接，且经由电阻Rr及Tr6与VDD相连接(其中，电阻Rr在第3节点Ne 一侧，Tr6在VDD —侧)，第2节点Nb与第3节点Ne经由TrlO相连接。另外，第3节点Ne经由Trl5、Trl4与VDD相连接(其中，Trl5在第3节点Ne 一侧，Trl4在VDD 一侧)。图4示出了本移位寄存器的动作。在全导通期间，由于INIT信号变为激活状态(High:高电位)，INITB信号变为激活状态(Low:低电位)，INITKEEP信号变为激活状态(High:高电位)，因此，自举电容Cv通过放电部DC进行放电(因为Tr9、Tr4导通，Tr I截止)，第I输出部FO变为非激活状态，并且第2输出部SO也变为非激活状态(因为Trl I导通，Tr2截止)。因此，第I输出部FO的Trl的源极电极通过第I初始化部FT与VDD相连接，VDD电位(High:高电位)被可靠地输出到OUT端子，而与CK1、CK2信号无关。此外，本结构中，由于在全导通期间，第2节点变为VSS，第3节点变为VDD，因此，通过利用INITB信号使TrlO截止(0FF)，从而隔断两个节点。另一方面，从全导通期间结束直到GSP信号变为激活状态为止，由于INIT信号变为非激活状态(Low:低电位)，INITB信号变为非激活状态(High:高电位)，INITKEEP信号变为激活状态(High:高电位)，因此，TrlO导通，第2输出部SO变为激活状态(Tr2导通)。因此，VSS电位(Low:低电位)被可靠地输出到OUT端子，而与CKl、CK2信号无关。正常驱动时的动作如下所述。在正常驱动时，INIT信号变为非激活状态(Low:低电位)，INITB信号变为非激活状态(High:高电位)，INITKEEP信号变为非激活状态(Low:低电位)。此外，INITKEEP信号与GSP信号的激活状态同步地变为非激活状态(Low:低电位)(Tr8、TrlO 导通，Tr7、Tr9 截止)。例如，在第I级的触发器FFl (参照图3)中，若IN端子变为激活状态(GSP信号变为激活状态)，则自举电容Cv进行充电，将第I节点Na的电位预充电至VDD电位一 Vth(Vth为晶体管的阈值电压)左右。此时，由于CK2为High (High:高电位)(CKB端子为激活状态)，因此，Tr5及Tr6均导通，但由于电阻Rr对电流的限制使得Tr5的驱动能力变得比Tr6的驱动能力高，因此，第2节点Nb变为VSS电位。即使GSP信号变为非激活状态，也能维持该状态(因为Tr2、Tr 12、Tr4保持截止状态)。此处，若CKl信号上升，则第I节点Na的电位因自举效应而上升到VDD电位以上。由此，CKl信号(High:高电位)在电位未下降(所谓的阈值下降)的情况下从OUT端子(GOl)输出。若OUT端子变为高电位(Hi gh)，则反馈部FB的Trl2导通，第2节点Nb可靠地变为VSS电位。此外，若CKl下降，则自举效应消失，第I节点Na的电位恢复到VDD电位一 Vth。接下来，若CK2上升，则放电部DC的Tr4导通，使得自举电容Cv进行放电，并且Tr2导通，VSS (Low:低电位)从OUT端子(GOl)输出，从而完成触发器FFl的复位(自复位)。另外，在图1的结构中，由于设有误动作防止部SC，因此，在正常动作中，前级(本级的前一级)及后级(本级的后一级)的输出均变为激活状态，在此情况下，Trl4、Trl5均被导通，使Tr2变为导通状态，从而能够强制性地使OUT端子变为VSS电位(Low:低电位)。另夕卜，在图1的结构中，由于设有中继电路RC(Trl3)，因此，若第I节点Na的电位因自举效应而变为一定值以上，则Trl3截止。由此，能够保护放电部DC的Tr4免受高电压的影响。
INIT信号的反向信号即INITB信号及INITKEEP信号由INIT信号来生成。即，如图5所示，反向电路INV利用INIT信号来输出INTB信号，信号处理电路SPC使用INIT信号来生成INITKEEP信号。此处，INITB信号是INIT信号的反向信号，INITKEEP信号在INIT信号从激活状态(High:高电位)变为非激活状态(Low:低电位)的时刻变为激活状态(High:高电位)，在该时刻之后(例如，如图4所示，与GSP信号的激活状态同步)变为非激活状态(Low:低电位)。图6是表示反向电路INV的结构的电路图。如图6所示，反向电路INV包括η沟道的晶体管Tr21 Tr24、电阻Ra、Rw、自举电容CV、IN端子、以及OUT端子。Tr21的栅极电极与源极电极经由自举电容CV相连接，且Tr21的漏极电极与VDD相连接，而且，Tr21的源极电极与OUT端子相连接，Tr22、Tr23的栅极电极与IN端子相连接，Tr24的栅极电极与VDD相连接，与Tr21的栅极电极相连接的节点NA经由Tr24与节点NB相连接，节点NB经由电阻Ra与VDD相连接，并经由Tr23与VSS相连接，OUT端子经由电阻Rw与VDD相连接，并经由Tr22与VSS相连接。在图6的反向电路INV中，若IN端子变为激活状态(High:高电位)，则节点NA及节点NB变为VSS电位(Low:低电位)，且使Tr21截止，此外，由于Tr22导通，因此，VSS电位(Low:低电位)被输出到OUT端子。若IN端子从该状态变为非激活状态(Low:低电位)，则从VDD经由电阻Ra对自举电容CV进行充电(由此，Tr24截止)，电流流过Tr21。由此，节点NA通过自举电容CV而上升，VDD电位(High:高电位)在未下降(阈值下降)的情况下从OUT端子被输出。此外，在图6的反向电路INV中，由于OUT端子经由电阻Rw与VDD相连接，因此，即使在自举效应消失之后，也能持续地将VDD电位(阈值未下降的电源电位)从OUT端子输出。而且，在图6的结构中设有Tr24，由于在节点NA因自举效应而变为高电位时，Tr24截止，因此，能够避免Tr23因节点NA上所产生高电位而发生劣化、破损的情况。图7示出了信号处理电路SPC的一个结构示例。图7的信号处理电路SPC包括:INl端子(第I输入端子)及IN2 (第2输入端子)；0UT端子(输出端子)；节点na (第I节点)及节点nb (第2节点)；第I信号生成部FS，该第I信号生成部FS与VDD (第I电源)及OUT端子相连接，并包含自举电容CV ;以及第2信号生成部SS，该第2信号生成部SS与节点nb、VSS (第2电源)及OUT端子相连接，若INl端子变为激活状态，则节点na变为激活状态(High:高电位)，若IN2变为激活状态，则nb变为激活状态(High:高电位)，0UT端子经由电阻Ry与VSS相连接。具体而言，信号处理电路SPC包括设置在第I信号生成部FS中的晶体管Tr31 ;设置在第2信号生成部SS中的晶体管Tr32 ;以及晶体管Tr33 Tr39。此处，Tr31的漏极电极与VDD相连接，且Tr31的源极电极与栅极电极经由自举电容cv相连接，并且Tr31的源极电极与OUT端子相连接，Tr31的源极电极经由电阻Ry与VSS相连接，且经由Tr32与VSS相连接。另外，Tr32及Tr35的栅极电极与节点nb相连接，Tr34的栅极电极与节点na相连接，Tr36及Tr37的栅极电极与INl端子相连接，Tr38及Tr39的栅极电极与IN2端子相连接。另外，与Tr31的栅极电极相连接的节点nc经由Tr33与节点na相连接,节点na与VSS经由Tr35相连接，并且，节点nb与VSS经由Tr34相连接，节点na与VDD经由Tr36相连接，节点na与VSS经由Tr39相连接，节点nb与VDD经由Tr38相连接，节点nb与VSS经由Tr37相连接。在图7的信号处理电路SPC中，若IN2端子变为非激活状态(Low:低电位)，INl端子变为激活状态(High:高电位)，则节点na变为激活状态(High:高电位)，节点nb变为非激活状态(Low:低电位)(Tr36、Tr37导通)，从而使自举电容cv进行充电，电流流过Tr31。由此，节点nc因自举电容cv而升高，VDD电位(High:高电位)在未下降(阈值下降)的情况下从OUT端子输出。接下来，若INl端子变为非激活状态(Low:低电位)(IN2端子保持非激活状态)，则由于节点nc、nb变为浮置状态(floating)，因此，VDD电位(High:高电位)继续从OUT端子输出。接下来，若IN2端子变为激活状态(High:高电位)，则节点nb变为激活状态(High:高电位)，节点na变为非激活状态(Low:低电位)(Tr38、Tr39、Tr32导通)，从而使VSS电位(Low:低电位)从OUT端子输出。因此，在图5的情况下，通过将INIT信号输入到INl端子，将GSP信号输入到IN2端子，从而能够从OUT端子得到图5所示那样的INITKEEP信号。此处，通过预先将电阻Ry的电阻值设为0.5 5.5兆欧姆的高电阻值，由此能够利用电阻Ry来确定OUT端子的初始值(直到INl端子变为激活状态为止的Tr31的源极电位)。由此，当皿端子变为激活状态(High:高电位)时，第I信号生成部FS的自举电路正
常地工作。图8、9是图1的布局示例。在本触发器中，从基板一侧依次设置有构成各个晶体管的沟道的层、栅极绝缘层、构成各个晶体管的栅极电极的层、层间绝缘层、信号布线(包括电源布线)。此处，可以利用构成各个晶体管的沟道的材料来形成复位部RS的电阻Rr (参照图8)，或者也可以利用构成各个晶体管的沟道的材料来形成第I输入部FI(参照图9(a))，由此，可以减少接触孔、减小布局面积。另外，也可以利用下述的重叠部来形成第一输出部FO的自举电容Cv，该重叠部通过将利用构成各个晶体管的沟道的材料所形成的电极(经由接触孔与Trl的源极电极相连接的电极)、晶体管Trl的栅极电极、以及栅极绝缘膜重叠而构成，并且还能够使该重叠部与VH (VDD)布线重叠(参照图9 (b))。在此情况下，也能够减小布局面积。图10是图6的布局示例。在反向器电路INV中，从基板一侧依次设置有构成各个晶体管的沟道的层、栅极绝缘层、构成各个晶体管的栅极电极的层、层间绝缘层、信号布线(包括电源布线)。此处，如图10所示，可以利用构成各个晶体管的沟道的材料来形成电阻Ra及电阻Rw，由此，减少接触孔或减小布局面积。另外，也可以利用下述的重叠部来形成自举电容Cv，该重叠部通过将利用构成各个晶体管的沟道的材料所形成的电极(经由接触孔与Tr21的源极电极相连接的电极)、晶体管Tr21的栅极电极、以及栅极绝缘膜重叠而构成，在次情况下，也可以减少接触孔或减小布局面积。本触发器也可以如图11所的那样具有如下结构:即，从图1的结构中除去中继电路RC以及误动作防止部SC (除去T r 13 T r 15)，还可以除去第I初始化电路FT的Trll0下面对图11的触发器的全导通动作进行说明。在全导通期间，由于INIT信号变为激活状态(High:高电位)，INITB信号变为激活状态(Low:低电位)，INITKEEP信号变为激活状态(High:高电位)，因此，放电部DC对自举电容Cv进行放电(因为Tr9、Tr4导通，Trl截止)，从而使第I输出部FO变为非激活状态，并且，虽然第2输出部SO变为浮置状态(因为TrlO截止)，但是第I输出部FO的Trl的源极电极(OUT端子)通过第I初始化部FT与VDD相连接，从而使VDD电位(High:高电位)被可靠地输出到OUT端子，而与CK1、CK2信号无关，同时，Nb通过Trl2变为非激活状态(Low:低电位)，从而使第2输出部SO变为截止状态。另一方面，从全导通期间结束直到GSP信号变为激活状态为止，由于INIT信号变为非激活状态(Low:低电位)，INITB信号变为非激活状态(High:高电位)，INITKEEP信号变为激活状态(High:高电位)，因此，Tr8、TrlO导通，第2输出部SO变为激活状态(Tr2导通)。因此，VSS电位(Low:低电位)被可靠被输出到OUT端子，而与CK1、CK2信号无关。从图1的结构中除去了中继电路RC、反馈部FB及误动作防止部SC (除去Trl2 Trl5)，再除去第I初始化电路FT的Trll及第2初始化电路FT的TrlO，从而本触发器构成为如图12所示那样的结构，而且，也可以输入图13所示的INIT信号、INITB信号及INITKEEP信号。下面对图12、图13的情况下的全导通动作进行说明。在全导通期间，由于INIT信号变为激活状态(High:高电位)，INITB信号变为激活状态(Low:低电位)，INITKEEP信号变为非激活状态(Low:低电位)，因此，放电部DC对自举电容Cv进行放电(因为Tr4导通，TrU Tr8截止)，从而使第I输出部FO变为非激活状态，并且第2输出部SO变为浮置状态(因为Tr5、Tr9截止)。因此，第I输出部FO的Trl的源极电极(OUT端子)通过第I初始化部FT与VDD相连接，从而使VDD电位(High:高电位)被可靠地输出到OUT端子，而与CK1、CK2信号无关，同时，由于其它级的OUT与IN相连接，因此，IN变为激活状态(High:高电位)，Tr5导通，从而使第2输出部SO截止。另一方面，从全导通期间结束直到GSP信号变为激活状态为止，由于INIT信号变为非激活状态(Low:低电位)，INITB信号变为非激活状态(High:高电位)，INITKEEP信号变为激活状态(High:高电位)，因此，Tr9导通，第2输出部SO变为激活状态(Tr2导通)。因此，VSS电位(Low:低电位)被可靠地输出到OUT端子，而与CK1、CK2信号无关。在图1的触发器中，在复位电路RS中，第3节点Ne经由电阻Rr及Tr6与VDD相连接(其中，Tr6在电阻Rr—侧，Tr6在VDD—侧)，但并不仅限于此。如图14所示，也可以将第3节点Ne经由Tr6及电阻Rr与VDD相连接(其中，Tr6在第3节点一侧，Rr在VDD —侧)。
在图1的触发器中，在复位电路RS中设有电阻Rr，但并不仅限于此。也可以用进行二极管连接的晶体管TD来置换电阻Rr，从而得到如图15那样的结构。另外，也可以从图1的结构中仅去除误动作防止部，从而得到如图16那样的结构。另外，也可以使用本触发器(例如，图16中的触发器)来构成图17所示的可双向移位的移位寄存器。在该情况下，在相邻的两级之间配置移位方向确定电路SEL，并输入UD信号及UDB信号。在顺接方向(下方)进行移位时，例如，SEL2将FFl的OUT端子与FF2的IN端子相连接。另一方面，在接反方向(上方)进行移位时，例如，SELl将FF2的OUT端子与FFl的IN端子相连接。另外，如图18所示，移位方向确定电路SEL包括2个N沟道晶体管，对于其中的一个晶体管，栅极端子与UD端子连接，并且，源极电极及漏极电极与IX端子及O端子相连接，对于其中的另一个晶体管，栅极端子与UDB端子连接，并且，源极电极及漏极电极与IY端子及O端子连接。本发明并不仅限于上述实施方式，还包括基于公知技术或技术常识对上述实施方式进行适当改变或将其组合而得到实施方式。另外，各实施方式中记载的作用效果等也仅是示例而已。工业上的实用性本发明的触发器特别适用于液晶显示装置的驱动电路。标号说明INIT第I初始化信号INITB第2初始化信号INITKEEP第3初始化信号Na Ne第I 第3节点VDD高电位侧电源VSS低电位侧电源Trl Trl3第I 第13晶体管
权利要求
1.一种触发器，其特征在于，包括: 输入端子； 输出端子； 第1及第2控制信号端子； 第1输出部，该第I输出 部包括自举电容，并与第I控制信号端子及输出端子相连接； 第2输出部，该第2输出部与第I电源及输出端子相连接； 第1输入部，该第I输入部与所述输入端子及第2电源相连接，并对自举电容进行充电； 放电部，该放电部使所述自举电容进行放电； 第2输入部，该第2输入部与所述输入端子及第I电源相连接，并与第2输出部相连接； 复位部，该复位部与所述第2控制信号端子相连接，并对所述放电部及第2输出部进行控制； 第I初始化部，该第I初始化部控制所述第I输出部； 第2初始化部，该第2初始化部控制所述第I输入部；以及 第3初始化部，该第3初始化部控制放电部及第2输出部。
2.按权利要求1所述的触发器，其特征在于， 所述第I初始化部使第I输出部与第2电源电连接或断开； 第2初始化部使第I输入部与第2电源电连接或断开； 第3初始化部使放电部及第2输出部分别与第2电源电连接或断开。
3.按权利要求1所述的触发器，其特征在于， 所述第2初始化部还使第3初始化部、复位部以及放电部分别与第2输出部连接或断开。
4.按权利要求1所述的触发器，其特征在于， 所述第I初始化部还对第2输出部进行控制。
5.按权利要求1所述的触发器，其特征在于， 包括反馈部，该反馈部与输出端子相连接，并对第2输出部进行控制。
6.按权利要求1所述的触发器，其特征在于， 第I输入部与第I输出部经由中继部相连接。
7.按权利要求1所述的触发器，其特征在于， 第I输出部包括第I晶体管； 第2输出部包括第2晶体管； 第I输入部包括第3晶体管； 放电部包括第4晶体管； 第2输入部包括第5晶体管； 复位部包括第6晶体管； 第1初始化部包括第7晶体管； 第2初始化部包括第8晶体管； 第3初始化部包括第9晶体管，第I至第9晶体管都具有相同的导电类型。
8.按权利要求7所述的触发器，其特征在于， 进一步包括第I至第3初始化端子、以及第I至第3节点， 第I晶体管的一个导通电极与第I控制信号端子相连接，该第I晶体管的控制端子和另一个导通电极经由所述自举电容相连接，且所述另一个导通电极与输出端子相连接，并且所述另一个导通电极经由第2晶体管与第I电源相连接， 第3及第5晶体管的控制端子与输入端子相连接，第6晶体管的控制端子与第2控制信号端子相连接，第7晶体管的控制端子与第I初始化端子相连接，第8晶体管的控制端子与第2初始化端子相连接，第9晶体管的控制端子与第3初始化端子相连接， 第I节点与第3晶体管的一个导通电极直接连接或经由电阻相连接，且经由第4晶体管与第I电源相连接， 第3晶体管的另一个导通电极经由第8晶体管与第2电源相连接， 第2节点与第2晶体管的控制端子相连接，并且经由第5晶体管与第I电源相连接， 第3节点与第4晶体管的控制端子相连接，且经由第9晶体管与第2电源相连接，并且经由与所述电阻不同的其它电阻以及第6晶体管与第2电源相连接。
9.按权利要求8所述的触发器，其特征在于， 在第2初始化部中包括使控制端子与第2初始化端子相连接的第10晶体管， 所述第2节点经由第10晶体 管与第3节点相连接。
10.按权利要求8所述的触发器，其特征在于， 在第I初始化部中包括使控制端子与第I初始化端子相连接的第11晶体管， 所述第2节点经由第11晶体管与第I电源相连接。
11.按权利要求8所述的触发器，其特征在于， 包括使控制端子与输出端子相连接的第12晶体管， 所述第2节点经由第12晶体管与第I电源相连接。
12.按权利要求8所述的触发器，其特征在于， 包括使控制端子与第2电源相连接的第13晶体管， 所述第I节点经由第13晶体管与第I晶体管的控制端子相连接。
13.按权利要求8所述的触发器，其特征在于， 所述各电阻的构成材料与各晶体管的沟道的构成材料相同。
14.按权利要求1所述的触发器，其特征在于， 在所述第I输出部中包括第I晶体管，并且所述自举电容是第I晶体管的寄生电容。
15.一种移位寄存器,其特征在于， 所述移位寄存器的各级中都包括有如权利要求1至13中任一项所述的触发器。
16.按权利要求15所述的移位寄存器，其特征在于， 本级的触发器的第2控制信号端子与下一级的触发器的输出端子相连接。
17.一种驱动电路，其特征在于， 所述驱动电路具有移位寄存器，该移位寄存器的各级包括权利要求1至13中任一项所述的触发器， 将激活期间互不重叠的时钟信号提供到移位寄存器各级中的触发器的第I及第2控制信号端子。
18.一种驱动电路，其特征在于， 所述驱动电路具有移位寄存器，该移位寄存器的各级包括权利要求8所述的触发器，在该移位寄存器的各级的触发器中，将第I初始化信号输入到第I初始化端子，将第2初始化信号输入到第2初始化端子，将第3初始化信号输入到第3初始化端子。
19.按权利要求18所述的驱动器电路，其特征在于， 所述第I初始化信号的反向信号为第2初始化信号， 所述第3初始化信号在所述第I初始化信号从激活状态变为非激活状态的时刻变成激活状态，在该时刻之后变成非激活状态。
20.按权利要求19所述的驱动器电路，其特征在于， 所述第3初始化信号与规定移位开始时刻的起始脉冲变为激活状态同步地变成非激活状态。
21.一种驱动电路，其特征在于， 包括权利要求1至14中任一项所述的触发器。
22.一种显示装置，其特征在于， 包括权利要求1至14中任一项所述的触发器。
全文摘要
本触发器包括输入及输出端子；第1及第2控制信号端子；第1输出部，该第1输出部包括自举电容，并与第1控制信号端子及输出端子连接；第2输出部，该第2输出部与第1输出部及输出端子连接；第1输入部，该第1输入部与输入端子连接，并对自举电容进行充电；放电部，该放电部对自举电容进行放电；第2输入部，该第2输入部与输入端子相连接，并与第2输出部相连接；复位部，该复位部与第2控制信号端子相连接，并对放电部及第2输出部进行控制；第1初始化部，该第1初始化部控制第1输出部；第2初始化部，该第2初始化部控制第1输出部；以及第3初始化部，该第3初始化部对放电部及第2输出部进行控制。由此，能够实现在与时钟信号无关的情况下进行全导通动作的移位寄存器。
文档编号H03K17/687GK103098373SQ201180042280
公开日2013年5月8日 申请日期2011年8月31日 优先权日2010年9月2日
发明者佐佐木宁, 村上祐一郎, 山本悦雄 申请人:夏普株式会社