专利名称：基于相变存储单元的非易失性t触发器电路及实现方法
技术领域：
本发明涉及一种集成电路，尤其是涉及一种基于相变存储器单元的非易失性T触发器电路及实现方法。
背景技术：
T触发器是数字电路触发器中的一种电路单元。T触发器具有置“0”、置“1”、保持和翻转功能，在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。T触发器是一种能存储一位二进制数码的基本电路，它能够自行保持“ 1”或“0”两个稳定的状态，又称为双稳态电路。在不同的输入信号作用下，其输出可以置成“1”态或“0” 态，并且当输入信号消失后，触发器获得的新状态能保持下来。触发器是数字电路中广泛应用的器件之一，在计数器、智力抢答器、计算机、数码相机、数字式录音机中都能见到它。且在大规模集成电路设计中，T触发器是必不可少的基本元件之一。但普通的T触发器都不能在掉电的状态下保持其状态。本发明克服了现有技术中T触发器在掉电状态下会丢失信号的缺陷，提出了一种基于相变存储单元的非易失性T触发器电路及其实现方法。本发明基于相变存储单元的非易失性T触发器具有位级存储以及恢复的能力，可以在实现传统T触发器功能的同时，还可以使T触发器在掉电时保存其当前状态，并能在电源恢复后恢复到掉电之前的状态。本发明具有不破坏原有触发器功能，与CMOS工艺兼容的特点。
发明内容
本发明提出了一种基于相变存储单元的非易失性T触发器电路，包括T触发器单元和相变存储单元；所述T触发器与所述相变存储单元串联连接。其中，所述T触发器单元包括第一三输入与非门的输出端、第二三输入与非门的输出端、T触发器的输出端、T触发器的反相输出端、二输入与非门、T触发器输入端、时钟信号输入端；
所述T触发器输入端与所述第一三输入与非门、第二三输入与非门的输入端连接，时钟信号输入端分别于所述第一三输入与非门的输入端、第二三输入与非门的输入端连接， 所述第一三输入与非门的输出端与第一二输入与非门的输入端连接，所述第二三输入与非门的输出端与第二二输入与非门的输入端连接，所述第一二输入与非门的输出端与所述第二三输入与非门的输入端、第二二输入与非门的输入端、T触发器的输出端连接，所述第二二输入与非门的输出端与所述第一三输入与非门的输入端、第一二输入与非门的输入端、T触发器的反相输出端连接。其中，所述相变存储单元包括相变电阻和控制晶体管；
所述第一相变电阻的正极与所述T触发器的输出端连接，负极与所述第一控制晶体管的漏极；所述第一控制晶体管的源极与位线连接，栅极与所述存储和恢复控制信号端连接；所述第二相变电阻的正极与所述T触发器的反相输出端连接，负极与所述第二控制晶体管的漏极连接；所述第二控制晶体管的源极与所述反位线连接，栅极与所述存储和恢复控制信号端连接。其中，通过编程电流对所述控制晶体管的栅极的控制来实现对于所述相变存储单元电阻值的编程。其中，其特征在于，所述T触发器可以是JK触发器，D触发器或RS触发器。其中，所述相变存储单元的相变材料可以是锗锑碲，硅锑碲或铝锑碲。本发明还提出一种基于相变存储单元的非易失性T触发器电路的实现方法，包括步骤A 存储数据和/或步骤B 恢复数据。其中，当存储数据时
步骤Al 将所述位线与反位线接地，时钟信号输入端保持低电平状态； 步骤A2 对所述存储和恢复控制信号端进行控制，对所述第一相变电阻和第二相变电阻进行编程，当所述T触发器输出端或T触发器反相输出端的状态为高电平时，与其相连的相变电阻会被编程，另外一个保持不变；
步骤A3 将所述位线与反位线同时接高电平并控制所述存储和恢复控制信号端，当所述T触发器输出端或T触发器反相输出端的状态为低电平时，与其相连的相变电阻会被编程，另外一个保持不变；
步骤A4 将所述存储与恢复控制信号端设为低电平完成存储过程。其中，当恢复数据时
步骤Bl 时钟信号输入端保持低电平状态；
步骤B2 对所述位线与反位线进行预充电，将所述存储和恢复控制信号端设为高电
平；
步骤B3 所述第一相变电阻和第二相变电阻的电阻状态对所述T触发器的输出端和T 触发器反相输出端进行初始化，恢复掉电前的状态；
步骤B4 将所述存储与恢复控制信号端设为低电平完成恢复过程。本发明基于相变存储单元的非易失性T触发器具有位级存储以及恢复的能力，可以在实现传统T触发器保存数据的同时，也可以使T触发器在掉电之后能恢复到掉电之前的状态。
图1为本发明的基于相变存储单元的非易失性T触发器电路的逻辑电路图。图2为T触发器的在高电平时钟脉冲下工作的真值表示意图。图3为本发明基于相变存储单元的非易失性T触发器电路中与非门锁存器晶体管级电路图。图4为利用非对称型T触发器构成的基于相变存储单元的非易失性T触发器电路。
具体实施例方式结合以下具体实施例和附图，对本发明作进一步的详细说明，本发明的保护内容
5不局限于以下实施例。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。如图1-4所示，I-T触发器单元，2-相变存储单元，3-三输入与非门12的输出端， 4-三输入与非门13的输出端，5-T触发器的输出端，6-T触发器的反相输出端，7-相变电阻，8-相变电阻，9-控制晶体管，10-控制晶体管，12-三输入与非门，13-三输入与非门， 14- 二输入与非门，15- 二输入与非门，16-PM0S晶体管，17-PM0S晶体管，18-PM0S晶体管， 19-PM0S晶体管，20-NM0S晶体管，21-NM0S晶体管，22-NM0S晶体管，23-NM0S晶体管。本发明的基于相变存储单元的非易失性T触发器电路包括T触发器单元1，相变存储单元2。T触发器单元与相变存储单元串联连接。相变存储单元包括两个相变电阻7、 8和两个控制晶体管9、10。T触发器基本单元1可以实现T触发器的正常逻辑功能，相变存储单元2可实现位级的存储和恢复的功能，
其中，相变存储单元的相变材料可以是锗锑碲，硅锑碲或铝锑碲。其中，T触发器可以是JK触发器，D触发器或RS触发器。如图1所示，连接方式如下
T触发器输入端与三输入与非门12、三输入与非门13的输入端连接，时钟信号输入端分别于三输入与非门12的输入端、三输入与非门13的输入端连接，三输入与非门12的输出端3与二输入与非门14的输入端连接，三输入与非门13的输出端4与二输入与非门15 的输入端连接，二输入与非门14的输出端与三输入与非门13的输入端、二输入与非门15 的输入端、T触发器的输出端5连接，二输入与非门15的输出端与三输入与非门12的输入端、二输入与非门14的输入端、T触发器的反相输出端6连接。相变电阻7的正极与T触发器的输出端5连接，相变电阻7的负极与控制晶体管 9的漏极；控制晶体管9的源极与位线连接，控制晶体管9的栅极与存储和恢复控制信号端 WL连接。相变电阻8的正极与T触发器的输出端6连接，相变电阻8的负极与控制晶体管 10的漏极连接；控制晶体管10的源极与反位线连接，控制晶体管10的栅极与存储和恢复控制信号端WL连接。如图1所示，T为T触发器的输入端，CLK为时钟信号输入端，WL为存储和恢复控制信号端，QW为位线，QBff为反位线。输出端5与输出端6分别为T触发器的两个反向输出Q与QB。当CLK输入时钟脉冲信号“1”时，当CLK时钟输入脉冲信号“0”时，三输入与非门12、13被锁死，输入信号变化对三输入与非门12、13的输出无影响，始终为“0”或“1”，触发器处于维持状态。当CLK时钟输入脉冲信号“1”时，T触发器处于工作状态。图2为T触发器工作时的真值表，其中Qn为输出端Q的状态，Qn+Ι为Qn的下一个状态。设原态Qn为“0”，二输入与非门15的输出反馈至三输入与非门12，三输入与非门 12处于封闭状态，二输入与非门14的输出反馈至三输入与非门13，三输入与非门13处于开启状态。当输入高电平信号T (T= “1”)，三输入与非门13输出为0，三输入与非门12的输出为0，则Q由“0”翻为“1”。同样地，设原态Qn为“1”时，二输入与非门15的输出反馈至三输入与非门12，三输入与非门12处于开启状态，二输入与非门14的输出反馈至三输入与非门13，三输入与非门13处于封闭状态。T为“ 1 ”时，触发器Q端由“ 1 ”翻转为“0”。非易失性T触发器在存储和恢复控制信号端WL为低电平做为T触发器使用时与正常的T触发器完全相同。如图3所示，T触发器单元中的二输入与非门14、15，T触发器输出端5、6，以及相变存储单元2构成了一个非易失性与非门锁存器。非易失性与非门存储器能够实现T触发器的数据保持功能，同时在掉电时完成数据存储功能，在电源恢复时完成数据恢复功能。PMOS晶体管16的源极与电源正极VDD连接，栅极与三输入与非门12的输出端3 连接，漏极与T触发器的输出端5连接。PMOS晶体管17的源极与电源正极VDD连接，栅极与PMOS晶体管18的漏极连接，漏极与T触发器的输出端5连接。PMOS晶体管18的源极与电源正极VDD连接，栅极与PMOS晶体管17的漏极连接，漏极与T触发器的反相输出端6 连接。PMOS晶体管19的源极与电源正极VDD连接，栅极与三输入与非门13的输出端4连接，漏极与T触发器的反相输出端6连接。NMOS晶体管20的源极与NMOS晶体管22的漏极连接，栅极与T触发器的反相输出端6连接，漏极与T触发器的输出端5连接。NMOS晶体管21的源极与NMOS晶体管23的漏极连接，栅极与T触发器的输出端5连接，漏极与T触发器的反相输出端6连接。NMOS晶体管22的源极与电源负极VSS连接，栅极与三输入与非门12的输出端3连接，漏极与NMOS晶体管20的源极连接。NMOS晶体管23的源极与电源负极VSS连接，栅极与三输入与非门13的输出端4连接，漏极与NMOS晶体管21的源极连接。相变存储单元2中相变电阻7的正极与T触发器输出端5连接，相变电阻8的正极与 T触发器反向输出端6连接。本发明基于相变存储单元的非易失性T触发器电路具有位级储存和恢复功能。以存储和恢复Q= “1”、QB= “0”为例说明存储和恢复过程。基于相变存储单元的非易失性T触发器电路在存储数据时，包括以下步骤 步骤Al 将位线与反位线接地，时钟信号输入端保持低电平状态；
步骤A2 对存储和恢复控制信号端进行控制，对相变电阻7和相变电阻8进行编程，当 T触发器输出端5或T触发器反相输出端6的状态为高电平时，与其相连的相变电阻会被编程，另外一个保持不变；
步骤A3 将位线与反位线同时接高电平并控制存储和恢复控制信号端，当T触发器输出端5或T触发器反相输出端6的状态为低电平时，与其相连的相变电阻会被编程，另外一个保持不变；
步骤A4 将存储与恢复控制信号端设为低电平完成存储过程。以存储Q= “ 1，，、QB= “ 0，，为例
将位线和反位线接地，同时时钟信号输入端掉电。当输出端5的输出Q= “1”时，为高电平，此时相变存储单元的控制晶体管9、10打开，基于相变材料的特性，相变电阻7上会形成变成电流，电流从Q经过相变电阻7、控制晶体管9流到QW。通过控制WL的电压，可以控制通过相变电阻7的电流脉冲波形。假设低阻态为“1”，由于相变材料的特性，相变电阻7 会被合适编程电流置成低阻态。由于QB—‘0”，相变电阻8上没有编程电流，保持不变。QWB 和QW同时接高电平，WL仍为高电平，在相变电阻8上也会形成的编程电流，此电流与相变电阻7上的编程电流反向，相变电阻8被置为高阻态。同样如果假设高阻态为“ 1 ”，则相变电阻7会被合适编程电流置成高阻态，相变电阻8被置为低阻态。这样整个存储过程就完成了。基于相变存储单元的非易失性T触发器电路在恢复数据时，包括以下步骤 步骤Bl 时钟信号输入端保持低电平状态；
步骤B2 对位线与反位线进行预充电，将存储和恢复控制信号端设为高电平； 步骤B3 相变电阻7和相变电阻8的电阻状态对T触发器的输出端5和T触发器反相输出端6进行初始化，恢复掉电前的状态；
步骤B4 将存储与恢复控制信号端设为低电平完成恢复过程。以恢复Q= “ 1，，、QB= “0” 为例
CLK保持掉电状态。对QB、QBff进行预充电达到一定电位，WL= “1”，晶体管9和10打开，电流从低阻态的相变电阻7流向Q端，从而Q恢复为“ 1 ”。而对于QBW的高阻态，很少电流可以流到QB，因此，QB会被恢复为“0”，通过双稳态结构，Q和QB分别会被重新写成“1” 和 “0”。同样如果假设高阻态为“1”，恢复时QW、QBW接低地，此时会同样会初始化Q= “1”， QB= “0”。两种不同的逻辑状态定义及存储和恢复过程的状态控制表如表1所示。表1
复位后将WL置为“0”，关闭晶体管9、10，这样T触发器此前的状态被恢复，之后T触发器进入正常的逻辑功能操作。这样整个恢复过程就完成了。从而达到了掉电后T触发器依然保存数据，电源恢复后恢复到掉电之前的状态的效果。本发明还适用于其他类型T触发器，其他类型T触发器的输出端Q连接到相变电阻7正极，QB连接到相变电阻8的正极，工作方式相同。如图4为非对称T触发器和相变存储单元组成的的非易失性T触发器电路。非易失非对称T触发器只是T触发器单元的构成与上述实施例略有不同，相变存储单元与T触发器的连接关系和存储恢复的过程和机理是相同的。
8
权利要求
1.一种基于相变存储单元的非易失性T触发器电路，其特征在于，包括T触发器单元 (1)和相变存储单元(2)；所述T触发器与所述相变存储单元串联连接。
2.如权利要求1所述基于相变存储单元的非易失性T触发器电路，其特征在于，所述T 触发器单元(1)包括第一三输入与非门(12)的输出端(3)、第二三输入与非门(13)的输出端(4)、T触发器的输出端(5)、T触发器的反相输出端(6)、二输入与非门(14、15)、T触发器输入端、时钟信号输入端；所述T触发器输入端与所述第一三输入与非门(12)、第二三输入与非门(13)的输入端连接，时钟信号输入端分别于所述第一三输入与非门(12)的输入端、第二三输入与非门 (13)的输入端连接，所述第一三输入与非门(12)的输出端(3)与第一二输入与非门(14) 的输入端连接，所述第二三输入与非门(13)的输出端(4)与第二二输入与非门(15)的输入端连接，所述第一二输入与非门(14)的输出端与所述第二三输入与非门(13)的输入端、第二二输入与非门(15)的输入端、T触发器的输出端(5)连接，所述第二二输入与非门(15) 的输出端与所述第一三输入与非门(12)的输入端、第一二输入与非门(14)的输入端、T触发器的反相输出端(6)连接。
3.如权利要求2所述基于相变存储单元的非易失性T触发器电路，其特征在于，所述相变存储单元(2)包括相变电阻(7、8)和控制晶体管(9、10);所述第一相变电阻(7)的正极与所述T触发器的输出端(5)连接，负极与所述第一控制晶体管(9)的漏极；所述第一控制晶体管(9)的源极与位线连接，栅极与所述存储和恢复控制信号端连接；所述第二相变电阻(8)的正极与所述T触发器的反相输出端(6)连接，负极与所述第二控制晶体管(10)的漏极连接；所述第二控制晶体管(10)的源极与所述反位线连接，栅极与所述存储和恢复控制信号端连接。
4.如权利要求1所述基于相变存储单元的非易失性T触发器电路，其特征在于，通过编程电流对所述控制晶体管(9、10)的栅极的控制来实现对于所述相变存储单元电阻值的编程。
5.如权利要求1所述基于相变存储单元的非易失性T触发器电路，其特征在于，所述T 触发器可以是JK触发器，D触发器或RS触发器。
6.如权利要求1所述基于相变存储单元的非易失性T触发器电路，其特征在于，所述相变存储单元的相变材料可以是锗锑碲，硅锑碲或铝锑碲。
7.如权利要求1所述基于相变存储单元的非易失性T触发器电路的实现方法，其特征在于，包括步骤A 存储数据和/或步骤B 恢复数据。
8.如权利要求6所述基于相变存储单元的非易失性T触发器电路的实现方法，其特征在于，当存储数据时步骤Al 将所述位线与反位线接地，时钟信号输入端保持低电平状态；步骤Α2 对所述存储和恢复控制信号端进行控制，对所述第一相变电阻(7)和第二相变电阻(8)进行编程，当所述T触发器输出端(5)或T触发器反相输出端(6)的状态为高电平时，与其相连的相变电阻会被编程，另外一个保持不变；步骤A3 将所述位线与反位线同时接高电平并控制所述存储和恢复控制信号端，当所述T触发器输出端(5)或T触发器反相输出端(6)的状态为低电平时，与其相连的相变电阻会被编程，另外一个保持不变；步骤A4 将所述存储与恢复控制信号端设为低电平完成存储过程。
9.如权利要求6所述基于相变存储单元的非易失性T触发器电路的实现方法，其特征在于，当恢复数据时步骤Bl 时钟信号输入端保持低电平状态；步骤B2 对所述位线与反位线进行预充电，将所述存储和恢复控制信号端设为高电平；步骤B3 所述第一相变电阻(7)和第二相变电阻(8)的电阻状态对所述T触发器的输出端(5)和T触发器反相输出端(6)进行初始化，恢复掉电前的状态； 步骤B4 将所述存储与恢复控制信号端设为低电平完成恢复过程。
全文摘要
本发明公开了一种基于相变存储单元的非易失性T触发器及其实现方法，包括T触发器单元和相变存储单元；所述T触发器单元与所述相变存储单元串联连接。本发明基于相变存储单元的非易失性T触发器具有位级存储以及恢复的能力，可以在实现传统T触发器功能的同时，还可以使T触发器在掉电时保存其当前状态，并能在电源恢复后恢复到掉电之前的状态。本发明具有不破坏原有触发器功能，与CMOS工艺兼容的特点。
文档编号H03K3/353GK102436848SQ20111043436
公开日2012年5月2日 申请日期2011年12月22日 优先权日2011年12月22日
发明者亢勇, 陈邦明 申请人:上海新储集成电路有限公司