专利名称：用于动态触发器的具有信号电平移位功能的主锁存电路的制作方法
技术领域：
本发明涉及一种用于动态触发器的具有信号电平移位功能的主锁存电路，其具有最小信号切换延迟。
背景技术：
US6507228B2公开了一种用于高频时钟信号的时钟边沿触发锁存电路。锁存电路包含信号延迟电路，其延迟特定时间出现的时钟信号。在下游连接的电路节点根据时间窗期间出现的数据信号而被充电，其中时间窗通过延迟时间来调整。
在数字系统中，由于功率损耗产生数字系统发热，所以计算能力被限制。进而，特别是在移动数字系统中，元件的功率损耗限制操作的持续时间。
因此，已经提出在数字逻辑块中使用多个工作电压，在临界信号路径中的元件适合于使用高压工作电压，而在非临界信号路径中提供低电源电压给元件。尤其是，由于低电源电压的原因，基于工作电压的平方的动态损耗被减少。但是，使用多个工作电压产生了问题，即，因为电路的逻辑结构而在不同的电压域之间具有信号变换。这种情况下尤其关键的是，从具有低电源电压的区域到具有高电源电压的区域进行信号变换。
图1示出了第一数字系统和第二数字系统之间的变换，其中第一数字系统被供给相对低的电源电压VA，第二数字系统被供给相对高的电源电压VB。如果第一数字系统的倒相器INV1通过输出端A1输出一个逻辑零或者低信号电平给具有高电源电压VB的第二数字系统的倒相器INV2的输入端E2，那么N沟道晶体管N2关断并且P沟道晶体管P2导通，从而具有逻辑高信号电平的数字输出信号通过输出端A2输出。在这种情况下，在输出端A2上摆动的信号电平基本上对应于高工作电压VB。如果对应于低电源电压VA的逻辑高信号电平在第一数字系统的输出端A1出现，N沟道晶体管N2则导通。但是，在这种情况下P沟道晶体管P2不完全关断，因此流过分路电流或短路电流。由所述短路电流造成的功率损耗部分地补偿由于使用多个工作电压VA、VB引起的功率损耗的减少，甚至还具有功率损耗整体上升的效果。进一步的问题是，由于分路电流，输出电平的逻辑可能不确定。
因此，为了避免分路电流，使用根据现有技术的信号电平移位电路，如图2所示。信号电平移位电路导致在倒相级INV1上摆动的低电压电平转换为在倒相级INV1上摆动的高电压电平。
图3示出了根据现有技术的信号电平移位电路的电路结构。信号电平移位电路包含两个交叉耦合PMOS晶体管，该晶体管被供给高工作电压VB。来自具有低工作电压VA的倒相级INV1的输入信号被提供给第一NMOS晶体管N3，并且通过倒相器INV提供给第二NMOS晶体管N4。如果倒相级INV1输出逻辑高信号，NMOS晶体管N3则导通而NOMS晶体管N4关断。如果倒相级INV1输出逻辑低信号，NMOS晶体管N3则关断而NOMS晶体管N4导通。正反馈的结果是，在信号电平移位电路的输出产生逻辑高信号，其中逻辑高信号的信号电平基本上与高工作电压VB一致。
如图3所示的信号电平移位电路避免了图1所示的电路装置中两个电压域直接耦合而产生的分路电流。
但是，例如图3所示出的根据现有技术的信号电平移位电路具有一些缺点。由于包含在其中的倒相器INV被提供低电源电压VA，两个PMOS晶体管P3、P4被提供高电源电压VB，所以在信号电平移位电路中的相应元件必须根据ESD设计规则具有特定的最小距离(ESD静电放电)。这就具有这样的效果，即，在芯片上集成的情况下，信号电平移位电路需要相对高的面积。
进一步的缺点包括，图3的信号电平移位电路导致了信号路径中的信号延迟，因此整个数字系统的计算能力减小。
进一步的缺点包括，根据图3的信号电平移位电路具有特定的固有功率损耗，因此电路的总功率损耗增加。
为了使上述的缺点最小化，从而提出了集成信号电平移位功能到边沿触发器上。图4示出了根据现有技术的没有信号电平移位功能的边沿触发器。该边沿触发器包含主锁存电路和从锁存电路，它们被传输门电路TG或者隔离电路相互隔开。隔离电路TG由时钟信号Clk计时。边沿触发器具有数据信号输入端D，该输入端通过倒相级连接到主锁存电路，其具有在下游连接的传输门电路。在时钟信号Clk的低电平期间，当前的数据信号D被写入主锁存电路。同时，主锁存电路和从锁存电路被传输门电路TG相互隔开。主锁存电路是透明的，也就是说，位于主锁存电路的反馈路径中的传输门电路TG关断则反馈回路中断。最后被写入的数据被保持在从锁存电路中，并且出现在边沿触发器的输出端。该最后的数据D出现在透明主锁存电路的输出端QM上。根据时钟信号Clk的下一个上升沿，在主锁存电路中的反馈回路被关闭，以缓存该最后的数据D。主锁存电路和从锁存电路通过传输门电路TG相互连接，并且从锁存电路切换到透明，也就是说，在从锁存电路中的反馈回路中断。在主锁存电路的输出端QM上的数据因此被传递到透明从锁存电路并且出现在从锁存电路的输出端As上。根据下一个下降沿，主锁存电路再次与从锁存电路隔离，并且在从锁存电路中的反馈回路关闭，以缓存该数据。然后，主锁存电路透明，以读取新的数据D。
图5通过例子示出了根据图4所示的现有技术的边沿触发器的设置时间tset和保持时间thold。边沿触发器的一个本质特性是由触发器产生的延迟时间，尤其是时钟信号Clk的上升时钟沿与触发器输出端数据Q有效之间的延迟时间，也就是所谓的clock-to-Q延迟时间。设置时间和保持时间确定了时钟信号之前有多长时间以及时钟信号之后有多长时间输入信号D必须是有效的，以符合特定的clock-to-Q延迟时间。
图6通过技术示例示出了根据如图4所示的现有技术的触发器的时变性能。在通常运行范围，延迟时间为大约0.8×10-10秒以上。
为了避免与例如图3所示的传统信号电平移位电路相同的缺点，根据现有技术，已经提出一种具有信号电平移位功能的静态触发器，如图7所示。具有信号电平移位功能的动态触发器位于第一数字数据处理系统DIGA与第二数字系统DIGB之间，其中第一数字数据处理系统被供给相对低的电源电压VA，并且第二数字系统被供给相对高的电源电压VB。触发器由时钟信号计时并且将具有低信号电平摆动的输入数据信号VA转换为具有高信号电平摆动(level swing)的输出数据信号VB。
图8详细示出了具有根据现有技术的具有信号电平移位功能的传统静态触发器。在具有信号电平移位功能的触发器的情况，与如图4所示的传统的边沿触发器相比，从锁存电路在电路方面被改变。主锁存电路的输出通过第一传输门TG1连接到主锁存电路。在所有情况下，主锁存电路的输入都通过第二传输门TG2连接到从锁存电路。写入主锁存电路中的具有低信号电平的数据信号DA以及针对该数据信号的互补数据信号DA通过两个传输门TG1、TG2被提供给两个NMOS晶体管N5、N6的门接线端。如果具有低信号电平摆动的数据信号DA逻辑电平高时，NMOS晶体管N6导通并且NMOS晶体管N5关断。然后逻辑电平低的数据值DB出现在从锁存电路的输出端QS上。相反的，如果数据信号DA逻辑电平低时，NMOS晶体管N6关断并且NMOS晶体管N5导通。结果是，具有对应于高电源电压VB的高信号电平的逻辑电平高的数据出现在从锁存电路的输出端QS上。
如图8所示，通过将信号电平移位功能集成到传统静态触发器上，相比于如图4所示的传统的边沿触发器以及如图3所示的传统的信号电平移位电路，虽然总体可以节省一些芯片面积和功率损耗，但是信号延迟基本上还是源自信号电平移位电路的信号延迟以及由触发器引起的信号延迟的总和。
由于根据如图7和类似的图8所示的现有技术的具有信号移位功能的触发器必须被供给两个电源电压VA、VB，而且必须符合元件之间的特定的最小距离，因此所节省的面积相对较小并且信号延迟相对较大。
发明内容
因此，本发明的目的是，提供一种用于动态触发器的具有信号电平移位(level displacement)功能的主锁存电路，其具有较小的信号延迟。
通过具有如权利要求1所指定的特征的主锁存电路装置实现本发明的目的。
本发明提供一种用于触发器的具有信号电平移位功能的主锁存电路，其由时钟信号(Clk)计时，该主锁存电路具有
信号延迟电路，其延迟并倒相具有特定时间延迟(ΔT)的时钟信号(Clk)；以及电路节点，其中，在充电阶段，其中该阶段时钟信号(Clk)是逻辑低电平，电路节点被充电到工作电压(VB)，以及在估算阶段，如果时钟信号(Clk)和延迟倒相时钟信号(ClkDELAY)是逻辑高电平时，电路节点可以根据数据信号(D)放电。
在这种情况下，低电压面积Va的输入信号仅仅驱动一种类型的晶体管(仅仅是P沟道晶体管或者仅仅是N沟道晶体管)。
根据本发明用于动态触发器的具有信号电平移位功能的主锁存电路具有的优点是，动态触发器仅须被提供一个工作电压。
结果是，动态触发器的元件可以在芯片上相互隔开十分小的距离。这具有的效果是，根据本发明的主锁存电路或者动态触发器可以仅需要集成到芯片上的最小面积。
而且，由于元件相互之间间隔距离被最小化，所以根据本发明的主锁存电路或者根据本发明的动态触发器中的信号传播时间被最小化。
根据本发明的主锁存电路的进一步的优点包括，最小数目的电路元件集成其中，因此，根据本发明的主锁存电路的功率损耗也同样被最小化。
在根据本发明的主锁存电路的一个优选实施例中，如果当前的数据信号(D)是逻辑高电平时，则在估算阶段中电路节点(LDN)放电，如果当前的数据信号(D)是逻辑低电平时，在估算阶段中电路节点(LDN)不放电。
在一个优选实施例中，电路节点(LDN)通过电容(C)连接到参考电位(GND)。
在第一实施例中，所述电容(C)是寄生电容。
在一个可选实施例中，电容(C)由所提供的电容器形成。
在根据本发明的主锁存电路的一个优选实施例中，电路节点(LND)连接到第一隔离电路的输入端，其中第一隔离电路由时钟信号(Clk)计时。
第一隔离电路最好具有连接到从锁存电路的输出端，其缓存主锁存电路的输出信号。
倒相器最好连接到从锁存电路的下游。
在一个优选实施例中，第一隔离电路的输出通过第二时钟隔离电路被反馈到第一隔离电路的输入，其中第二隔离电路由延迟时钟信号(ClkDELAY)计时。
提供第二时钟隔离电路的优点是，在估算阶段之后，电路节点(LDN)处的电荷通过反馈被有源的保持在特定的信号电平。
从而可以防止例如由于漏电流或者噪音导致的电路节点(LDN)处信号电平的减少。
根据本发明的主锁存电路的进一步的实施例，主锁存电路具有第一可控开关，该可控开关由倒相时钟信号(Clk)驱动并且如果时钟信号(Clk)是逻辑低电平时，切换当前的工作电压(VB)到电路节点(LDN)。
第一可控开关最好是PMOS晶体管。
在根据本发明的主锁存电路的一个优选实施例中，主锁存电路具有第二可控开关、第三可控开关以及第四可控开关，它们相互串联连接在电路节点(LDN)和参考电位(GND)之间。
在这种情况下，第二可控开关最好由延迟倒相时钟信号 驱动。
第三可控开关最好由当前的数据信号(D)驱动。
第四可控开关最好由时钟信号(Clk)驱动。
第二、第三和第四可控开关都最好是NMOS晶体管。
第二、第三和第四可控开关都最好与电容并联连接。
在根据本发明的主锁存电路的一个特定优选实施例中，信号延迟电路的时间延迟(ΔT)是可调的。
在这种情况下，如果当前的数据信号(D)是逻辑高电平时，在估算阶段通过串联连接的开关，电容(C)放电的时间常数(τ)小于信号延迟电路的时间延迟(ΔT)(τ＜＜ΔT)，其中如果当前的数据信号(D)是逻辑高电平，则在估算阶段通过串联连接的开关使电容放电。
信号延迟电路的时间延迟(ΔT)最好大大小于时钟信号(Clk)的时间周期(ΔT＜＜Tclk)。
在一个优选实施例中，信号延迟电路由多个串联连接的倒相级形成。
本发明还提供一种边沿触发器，该边沿触发器具有根据权利要求1的主锁存电路，用于缓存主锁存电路的输出信号的从锁存电路，以及隔离主锁存电路和从锁存电路的时钟隔离电路。
本发明提供一种具有信号电平移位功能的动态触发器，其具有具有信号延迟电路的主锁存电路，其延迟并倒相具有特定时间延迟(ΔT)的当前时钟信号；电路节点，其中，在充电阶段，其中在该阶段时钟信号(Clk)是逻辑低电平，电路节点被充电到工作电压，以及在估算阶段，如果当前的时钟信号(Clk)和延迟倒相时钟信号(ClkDELAY)是逻辑高电平时，电路节点可以根据当前的数据信号(D)放电；用于缓存主锁存电路的输出信号的从锁存电路；以及具有用于隔离主锁存电路和从锁存电路的时钟隔离电路。
在这种情况下，输入信号D仅仅驱动一种类型的晶体管(仅仅是N沟道晶体管或者仅仅是P沟道晶体管)。
下面将参考附图来描述根据本发明的用于动态触发器的具有信号电平移位功能的主锁存电路的优选实施例，从而说明本发明所特有的特征。
在附图中图1示出了根据现有技术的具有不同工作电压的两个耦合的数字系统；图2示出了根据现有技术的通过信号电平移位电路进行的具有不同工作电压的两个数字系统的耦合；图3示出了根据现有技术的信号电平移位电路的电路结构；图4示出了根据现有技术的一种边沿触发器；图5示出了用于说明在根据现有技术的传统边沿触发器中的延迟时间的图表；图6示出了根据现有技术的传统触发器的时间性能；图7示出了根据现有技术的一种具有集成信号电平移位功能的触发器，用于耦合具有不同的工作电压的两个数字系统；
图8示出了根据现有技术的具有集成信号电平移位功能的静态触发器的电路结构；图9示出了根据本发明的动态触发器，该触发器具有集成的信号电平移位功能，用于耦合根据本发明的两个数字系统；图10示出了具有根据本发明的多个触发器的寄存器传送逻辑，其中触发器具有集成信号电平移位功能；图11示出了根据本发明的具有信号电平移位功能的主锁存电路的第一实施例的电路结构；图12示出了用于阐述根据本发明的主锁存电路的功能的时序图；图13示出了根据本发明的主锁存电路的第二实施例的电路结构；图14通过技术实施例的方式示出了根据第二实施例的本发明的主锁存电路的时间性能的图表，该时间性能作为设置时间的功能；图15根据第二实施例的本发明的主锁存电路的时间性能的图表，该时间性能作为设置时间的功能；图16示出了根据本发明的用于动态触发器的主锁存电路的第三实施例的电路结构。
具体实施例方式
图9示出了根据本发明的用于耦合第一数字系统DIGA和第二数字系统DIGB的动态触发器1，其中第一数字系统具有低的电源电压VA，第二数字系统具有相对高的电源电压VA。具有集成信号电平移位功能的动态触发器1具有用于时钟信号Clk的应用的时钟信号输入2，以及用于从第一数字系统DIGA接收数据信号DA的数据信号输入3。从线路4接收的数据信号DA具有对应于较低的电源电压VA的较低的信号电平摆动。根据本发明的动态触发器1具有数据输出5，其通过输出信号线6输出输出数据Q＝DB到第二数字系统DIGB，其中第二数字系统被供给相对高的电源电压。输出的数据DB具有对应于第二电源电压VB的高信号电平摆动。动态触发器1还利用电源电压端7，该端通过线路8连接到第二数字系统DIGB的高电源电压VB。可以从图9中看出，根据本发明的动态触发器1仅仅被提供了一个电源电压VB，其中该动态触发器包含根据本发明的主锁存电路。这样提供了以下优点，在动态触发器1中的元件之间的距离在不违反ESD设计规则的情况下可以保持最小。根据本发明的动态触发器1所需要的面积相应的较小。而且，由于仅一个电源电压必须发送给电路，所以根据本发明的动态触发器可以减少布置和配线的成本。
图10示出了包含用于信号电平移位的多个动态触发器1-1和1-2的寄存器传送逻辑。包括多重门的数字逻辑被设置在根据本发明的动态触发器1之间。寄存器传送逻辑的操作时钟频率fclk由触发器1-i和插入的逻辑电路9-i的信号延迟时间总和决定。根据本发明的动态触发器1-i具有最小的信号延迟时间，因此在寄存器传送逻辑内的信号延迟时间的总和同样被最小化。结果，整个寄存器传送逻辑的操作时钟频率fclk增加，因此，整个数字系统的计算能力大大增加。
图11示出了根据本发明的动态触发器1的第一实施例。动态边沿触发器1包含根据本发明的主锁存电路10、从锁存电路11和插入的时钟隔离电路或者传输门电路12。时钟隔离电路12可以包括例如，由时钟信号Clk计时的、具有连接在下游的传输门电路的倒相级。
主锁存电路10包括信号延迟电路13，该信号延迟电路延迟并倒相当前的时钟信号Clk，其中该时钟信号Clk位于时钟信号输入端并具有特定的时间延迟ΔT。在这种情况下，信号延迟电路13最好包括许多串联连接的倒相级13a，其导致特定的时间延迟ΔT，并且倒相器13连接在下游。主锁存电路10包含动态电路节点14，其中，在充电阶段，如果当前的时钟信号(Clk)是逻辑低电平，则电路节点被充电到当前在端子7上的工作电压(VB)，在估算阶段，如果当前的时钟信号(Clk)和由信号延迟电路13输出的延迟倒相时钟信号(ClkDELAY)都是逻辑高电平时，则电路节点14可以根据当前在端子3上的数据信号(D)放电。如果当前的数据信号(D)是逻辑高电平时，则电路节点14在估算阶段放电，相反的，如果当前的数据信号(D)是逻辑低电平时，电路节点14在估算阶段不放电。
在一个可选实施例中，主锁存电路10可以相关于图11所示的电路被补充构造。
电路节点14通过电容15连接到参考电位。参考电位最好接地(GND)。在根据本发明的主锁存电路10的第一实施例中，电容15由寄存器电容C形成。
在一个可选实施例中，电容C由至少一个所提供的电容器形成。
作为一个可选实施例，电容C可以由可编程序的电容网形成，该电容网允许对电路节点14的充电和放电的时间常数T编程。
电路节点14通过线路16连接到第一隔离电路12的一个输入端，该第一隔离电路由用于驱动包含在其中的传输门的时钟信号Clk计时。第一隔离电路12的输出通过线路17连接到从锁存电路11的输入端，其缓存主锁存电路10的输出信号QM。倒相器18最好被连接到从锁存电路11的下游，其倒相从锁存电路11的输出信号QS并且在触发器1的输出端5输出动态触发器1的输出信号Q。
主锁存电路10具有第一可控开关19，该开关由倒相时钟信号(Clk)驱动。触发器1的时钟信号输入端2通过线20连接到用于倒相时钟信号Clk的倒相器21。但是，如果相应类型的晶体管(这里指P沟道晶体管)被用作开关19，那么倒相器可以省略。倒相器21的输出通过线路22连接到开关19的控制输入端。可控开关19最好是PMOS晶体管。如果时钟信号Clk是逻辑低电平，则PMOS晶体管19导通并且连接工作电压端7到动态节点14，因此，在充电阶段，动态节点被充电到工作电压VB。
在输出侧，信号延迟电路13通过线23连接到第二可控开关24，该开关最好是NMOS晶体管。
在数据信号输入端3上出现的数据信号D由线路25直接提供给另一个可控开关26的控制输入端，该开关同样最好是NMOS晶体管。在时钟信号输入端2上出现的时钟信号Clk通过内部线路27控制第三可控开关28，该开关最好同样为NMOS晶体管。NMOS晶体管24、26和28相互串联连接。在这种情况下，它们串联连接在动态电路节点14和参考电位GND之间。
三个NMOS晶体管24、26和28的串联电路与当前的电容15并联连接。
在充电阶段，电容器15经由PMOS晶体管19，其具有特定时间常数τcharging，该时间常数等于PMOS晶体管的切换电阻Rs1和电容器15的电容的乘积
τcharging＝R19·C15(1)在估算阶段，在特定时间窗中，如果当前的时钟信号Clk和延迟倒相时钟信号(ClkDELAY)都是逻辑高电平，假定数据信号D是逻辑高电平，则根据当前的数据信号D动态电路节点14放电，如果数据信号D是逻辑低电平，则动态节点14不放电。时间窗由信号延迟电路13的时间延迟ΔT决定。在这种情况下，延迟时间ΔT最好是可调的。
在时间窗内当前数据信号是逻辑高电平的情况下，动态节点14的放电受放电时间常数τdischarge的影响，该放电时间常数由串联连接的NMOS晶体管24、26和28的导通电阻和电容器15的电容值的乘积决定。
τdischarge＝(R24+R26+R28)·C15 (2)信号延迟电路13的信号延迟时间ΔT被选择为大大超过放电时间常数τdischarge。
ΔT＞＞τdischarge。 (3)进而，必须确保信号延迟电路13的信号延迟时间ΔT大大小于当前时钟信号Clk的时钟周期TCLK。
ΔT＜＜＜TCLK(4)在动态电路节点14处的数据信号QM被缓存在连接于下游的从锁存电路11中。从锁存电路11包含倒相器11a，该倒相器的输出通过隔离电路11b被反馈到倒相器11a的输入端。隔离电路11b包含具有集成传输门电路的倒相器，该传输门电路由倒相时钟信号Clk驱动。
图12a-12f示出了阐述根据本发明的触发器1的功能的信号时序，该触发器1具有集成信号电平移位功能。
图12a示出了在动态触发器1的时钟信号输入端2的信号图。
图12b示出了在倒相器上被倒相的时钟信号Clk。
图12c示出了被倒相的时钟信号 该时钟信号由信号延迟电路13信号延迟并且驱动NMOS晶体管24。
图12d通过实施例示出了在数据信号输入端3上的数据信号D。
图12e示出了在动态电路节点LDN(逻辑判定节点)上的相关信号图。
图12f示出了根据本发明的动态触发器1的信号输出端5的信号图。
在时刻t1，时钟信号Clk具有上升信号沿，因此NMOS晶体管28导通。在由信号延迟电路13的信号延迟时间ΔT决定的时间窗内，NMOS晶体管24也仍然导通。
在时间窗ΔT内，数据信号D是逻辑高电平，因此同时串联连接的NMOS晶体管26也导通。逻辑判定节点(LDN)14利用放电时间常数τdischarge通过串联连接的NMOS晶体管24、26和28放电。可以从图12e中看出，节点14在时间窗ΔT内放电。
在时刻t2，时钟信号Clk具有下降信号沿，因此NMOS晶体管28关断。同时，PMOS晶体管19导通，因此动态电路节点14由充电时间常数τcharging被充电到工作电压VB。电路节点14保持充电直到在时刻t3的下一个时间窗。在时刻t3，时间窗被再次打开以关闭两个NMOS晶体管24和28。在说明的实施例中，数据信号D在这个时刻是逻辑低电平，因此NMOS晶体管26保持打开，结果是，电容器15不放电。在时刻t5，时间窗ΔT再次打开，由于逻辑高数据信号D使电路节点14相应放电。
可以从图11中看出，根据本发明的触发器1的信号延迟时间，也就是在时钟信号Clk的上升信号沿与在触发器1的输出端5出现数据信号的时刻之间的信号延迟，非常低。在这种情况下，信号延迟时间明显小于传统触发器上的信号延迟时间的总和，该传统触发器具有如图3所示的标准的信号电平移位电路。
根据本发明的触发器1或者根据如图11所示的本发明的主锁存电路10的第一实施例的进一步的优点存在于以下事实，即，仅需提供一个电源电压VB。因此元件之间的相互隔离距离可以相应较小，所以在芯片上集成的情况下，根据本发明的触发器1所需要的面积同样较小。提供仅仅一个电源电压VB来供给根据本发明的触发器1还使得用于具有该电源电压的触发器配线的电路成本最小。
在主锁存电路10的一个可选实施例中，可控开关24是PMOS晶体管，而可控开关26和28由NMOS晶体管形成。这个实施例的优点存在于以下事实，即，延迟时钟信号ClkDELAY的反相是不必要的，因此省略倒相器13b。
根据本发明的动态触发器1通常加速了当前数据信号的信号电平的增加。
作为可选实施例，根据本发明的触发器也可以引起连接在下游的数据系统的当前数据信号的信号电平的下降。在半个时钟阶段TCLK/2期间，逻辑判定节点14存储被提供的数据信息。结果是，在这种情况下，根据本发明的动态触发器1变得特别快并且仅占用了很小的面积。
图13示出了根据本发明的动态触发器1的第二实施例。
在图13所示的实施例的情况下，第一隔离电路12的输出17通过第二时钟隔离电路29被反馈回第一隔离电路12的输入。在这种情况下，第二隔离电路29包含一个倒相器以及连接在下游的传输门电路，其由延迟时钟信号ClkDELAY计时。通过提供第二隔离电路29，在电路节点14处的电荷被有源的保持在当前电压电平。如果高电压电平出现在电路节点14，会发生的是，在电路节点14的电压由于漏电流或者干扰信号而减小。通过隔离电路29的反馈，电荷有效的保持在高压电平。在透明窗ΔT期间，也就是说，在只要输入信号被读入期间，逻辑判定节点14仅存储数据信息。在读入阶段，通过隔离电路29的反馈不受到影响。
图14示出了根据如图13所示的第二实施例的本发明的动态触发器的信号延迟，其作为两个不同输入电压电平的设置时间的功能。通过比较图14和图6可以看出，根据第二实施例的本发明的动态触发器1的信号延迟时间比传统的标准触发器的信号延迟时间要小。
图15示出了根据如图13所示的第二实施例的本发明的动态触发器1的信号延迟和三个不同的输入电压电平的不同保持时间之间的关系曲线。通过与图6比较可以看出，根据本发明的触发器1的信号延迟比与标准触发器相比时的信号延迟要小。
图16示出了根据本发明的主锁存电路10的第三实施例。在图16所示的第三实施例中，主锁存电路不再具有三个串联连接的NMOS晶体管24、26和28，而是仅有一个NMOS晶体管30，该晶体管通过控制线31被逻辑电路32驱动。逻辑电路32逻辑结合时钟信号输入端2的时钟信号Clk、在数据信号输入端3上的数据信号D以及已经被信号延迟电路延迟和倒相的时钟信号ClkDELAY。如果当前的时钟信号Clk、被延迟的倒相时钟信号 以及当前的数据信号D都是逻辑高电平，那么NMOS晶体管通过逻辑电路32导通，因此电容15在估算阶段放电。在这个实施例中，逻辑电路32包括当前三个信号的逻辑与。
例如已经在图11、13和16中示出的根据本发明的动态触发器1具有十分低的信号延迟时间。如果复杂数字系统具有多个信号路径运行并联，则最长的信号路径形成临界的信号路径。时间临界信号路径被供给高电源电压VB的电压。为了保存能量，余下的信号路径被供给相对低的电源电压VA的电压。为了使高压电平同样出现在被供给低电压的非临界信号路径的输出端，具有集成信号电平移位功能的触发器被使用于非临界信号路径中，如图8中的例子所示。如果非临界路径的信号延迟仅比临界信号路径的稍微短一些，根据现有技术，这样的具有集成信号电平升高功能的触发器不能被使用，考虑到触发器的相对高的信号传播时间延迟，所以在使用触发器的情况下，非临界信号路径的信号传播时间位于临界信号路径的总信号传播时间之上。
由于根据本发明的触发器1仅具有非常低的信号传播时间，所以，根据本发明的动态触发器1还使得时间非临界信号路径成为可能，因此非常少的增加了该非临界信号路径的信号传播时间之后，它仍然处于该临界信号路径的总体信号传播时间以下，其中，时间非临界信号路径的信号传播时间仅比临界信号路径的信号传播时间低一些，该临界信号路径同样提供有根据本发明的用于信号电平升高的触发器1。根据本发明的用于增加信号电平的动态触发器1的一个优点是以下事实，即，可以被提供低电源电压VA的非临界信号路径的数量可以大大增加。
因此，根据本发明的动态触发器1用于大范围输入电压，从而与传统的信号电平移位电路不同，其中传统的信号电平移位电路仅允许窄的电压范围。
根据本发明的动态触发器1由于低信号延迟、所需小芯片面积以及十分低的功率损耗而不同。
参考标记列表1动态触发器2时钟信号输入3数据信号输入4线路5数据输出6线路7电源电压端8电源电压线9数字逻辑10主锁存电路11从锁存电路12隔离电路13信号延迟电路13a倒相器链13b倒相级14动态节点15电容16线路17线路18倒相器19可控开关20线路21倒相器22控制线23控制线24可控电路25控制线26可控电路27控制线
28可控电路29耦合隔离电路30可控开关31控制线32逻辑电路
权利要求
1.一种用于触发器的具有信号电平移位功能的主锁存电路，其中触发器由时钟信号(Clk)计时，主锁存电路(10)具有(a)信号延迟电路(13)，其延迟具有特定时间延迟(ΔT)的当前时钟信号(Clk)；以及(b)电路节点(14)，其中，在充电阶段，当前的时钟信号(Clk)是逻辑低电平，电路节点被充电到工作电压(VB)，以及在估算阶段，如果当前的时钟信号(Clk)和延迟时钟信号(ClkDELAY)都是逻辑高电平时，电路节点能够根据当前的数据信号(D)放电，(c)电路节点(14)通过至少一个电容器(15)连接到参考电位。
2.如权利要求1所述的主锁存电路，其特征在于如果当前的数据信号(D)是逻辑高电平时，在估算阶段中电路节点(14)放电，以及如果当前的数据信号(D)是逻辑低电平时，在估算阶段中电路节点(14)不放电。
3.如权利要求1所述的主锁存电路，其特征在于电路节点(14)连接到由时钟信号(Clk)计时的第一隔离电路(12)的输入。
4.如权利要求3所述的主锁存电路，其特征在于第一隔离电路(12)具有连接到从锁存电路(11)的输出端，该从锁存电路缓存主锁存电路(10)的输出信号。
5.如权利要求4所述的主锁存电路，其特征在于倒相器(18)连接到从锁存电路(11)的下游。
6.如权利要求3至5之一所述的主锁存电路，其特征在于第一隔离电路(12)的输出通过第二时钟隔离电路(29)被反馈到第一隔离电路(12)的输入，其中第二隔离电路(29)由延迟时钟信号(ClkDELAY)计时。
7.如权利要求1所述的主锁存电路，其特征在于主锁存电路(10)具有第一可控开关(19)，如果时钟信号(Clk)是逻辑低电平时，该可控开关由倒相时钟信号(CLK)驱动并且切换当前的工作电压(VB)到电路节点(14)。
8.如权利要求7所述的主锁存电路，其特征在于第一可控开关(19)是PMOS晶体管。
9.如权利要求1所述的主锁存电路，其特征在于主锁存电路(10)具有第二可控开关(24)、第三可控开关(26)，以及第四可控开关(28)，它们相互串联连接在电路节点(14)和参考电位(GND)之间。
10.如权利要求9所述的主锁存电路，其特征在于第二可控开关(24)由延迟倒相时钟信号 驱动。
11.如权利要求9所述的主锁存电路，其特征在于第三可控开关(26)由当前的数据信号(D)驱动。
12.如权利要求9所述的主锁存电路，其特征在于第四可控开关(28)由时钟信号(Clk)驱动。
13.如权利要求10至12之一所述的主锁存电路，其特征在于第二、第三和第四可控开关(24、25、28)都是NMOS晶体管。
14.如权利要求9所述的主锁存电路，其特征在于电容器(15)与第二、第三和第四开关(24、26、28)并联连接。
15.如权利要求1所述的主锁存电路，其特征在于信号延迟电路(13)的时间延迟(ΔT)是可调的。
16.如权利要求14所述的主锁存电路，其特征在于如果当前的数据信号(D)是逻辑高电平时，在估算阶段，通过串联连接的开关(24、26、28)，电容器(15)放电的时间常数(τ)小于信号延迟电路的时间延迟(ΔT)(τ＜＜ΔT)。
17.如权利要求1所述的主锁存电路，其特征在于信号延迟电路(13)的时间延迟(ΔT)小于时钟信号(Clk)的时间周期(ΔT＜＜Tclk)。
18.如权利要求1所述的主锁存电路，其特征在于信号延迟电路(13)由多个串联连接的倒相级形成。
19.如权利要求1所述的主锁存电路，其特征在于数据信号(D)驱动可控开关(24、26、28)，该可控开关是相同类型(NMOS；PMOS)的晶体管。
20.如权利要求1所述的主锁存电路，其特征在于主锁存电路(10)仅具有单个电源电压。
21.如权利要求1所述的主锁存电路，其特征在于电容器(15)的电容是可编程的。
22.使用如权利要求1所述的主锁存电路用于边沿触发器(1)，其中，边沿触发器(1)具有从锁存电路(11)以缓存主锁存电路(10)的输出信号，以及具有时钟隔离电路(12)以隔离主锁存电路(10)和从锁存电路(11)。
全文摘要
提供一种具有用于动态触发器(1)的信号电平移位功能的主锁存电路(10)，其由时钟脉冲信号(Clk)计时，其中主锁存电路(10)包括信号延迟电路(13)，其延迟并倒相时钟脉冲信号(Clk)，从而导致特定时间延迟(AT)；以及电路节点(14)，其中，在充电阶段，时钟脉冲信号(Clk)是逻辑低电平，电路节点被充电到工作电压(VB)，以及在估算阶段，如果时钟脉冲信号(Clk)和被延迟倒相的时钟脉冲信号(Clk<SB>DELAY</SB>)都是逻辑高电平时，电路节点可以根据特定的数据信号(D)放电，其中数据信号仅仅控制单个类型(仅仅是N沟道晶体管或者仅仅是P沟道晶体管)的晶体管。主锁存电路仅具有一个电源电压。
文档编号H03K3/356GK1816967SQ200480018787
公开日2006年8月9日 申请日期2004年9月3日 优先权日2003年9月19日
发明者约尔格·贝特霍尔德, 格奥尔格·格奥尔格阿肯斯, 斯蒂芬·亨茨勒, 多丽丝·施米特-兰西德尔 申请人:印芬龙科技股份有限公司