专利名称：信号处理装置的制作方法
技术区域本发明涉及信号处理装置，特别是涉及适用于原稿读取装置、将多个模拟信号数字化并进行高速处理的信号处理装置。
背景技术：
近年来，在扫描仪、复合复印机等使用的原稿读取装置中，平均1行的读取速度非常高，在适用于该原稿读取装置的信号处理装置中，需要将1行分割成多个块进行并行处理，并且使分割的各块的处理速度实现高速化。另外，当然对每次读出的多个块的模拟数据进行处理的电路也需要实现高速化。另一方面，伴随着原稿读取装置的小型化，信号处理装置也通过单片化等的手段，有小型化的趋势。
基本上，信号处理装置内的各块是通过由驱动时钟进行通/断控制的开关电容连接，通过调整驱动时钟的时间，以各块处理信号不相互干扰的方式，处理各块的数据读入、及向后级块的数据传送。
但是，以往的信号处理装置中，如果用高速时钟进行高速驱动，由于各电路块的开关的时间不同，产生相邻信号的输出彼此间相互影响的状态，或者随着电路的小型化，使各电路的配置、布线的走线变得很难，引起布线的相互干扰问题，在各电路间，产生信号数据相互干扰、即所谓的串扰。因此产生的问题是，在进入信号处理装置之前和之后，引起数据的变化及恶化，信号处理前的数据和信号处理后的数据之间的数据不相关。另外，随着原稿读取装置的小型化、高速化，进行并行处理的多个信号线彼此间的布线非常靠近，也会出现在信号处理装置前级中引起布线间的串扰的状况。
对应于这种情况，虽然通过优化信号处理装置内部的电路配置及块间的开关时间，或者，在原稿读取装置中极力避免布线彼此间靠近，就可消除所述的问题，但实际上，即使用所述方法，还会存在不能消除的串扰，例如在原稿读取装置中为了进行读取数据处理而用这样的信号处理装置实施原稿读取时，输出数据的某些部分会像淡淡的影子那样影响其他的部分，引起所谓的重影的现象，成为图像质量下降的原因。
本发明正是为消除所述问题所进行的，其目的在于提供一种可有效地抑制并行处理多个信号串时所产生的信号数据间的串扰的信号处理电路。
发明内容
本发明有关的信号处理装置，具备设置多组模拟输入信号线的输入线路；将从所述输入线路来的多个模拟信号按照期望的次序向后级的一根信号线送出的多路转换器电路；将模拟信号变换为数字信号、并进行输出的模拟-数字变换电路；以及串扰校正电路，该串扰校正电路对于在由所述的模拟-数字变换电路依次输出的信号中同时输入到信号处理装置的多个信号，对每一个信号，将该信号和其他的相互干扰的多个信号的影响度对各多个信号分别用系数表示，将该系数和信号相乘后的数据相加。
另外，本发明有关的信号处理装置，具备设置多组模拟输入信号线的输入线路；将从所述输入线路来的多个模拟信号按照期望的次序送出到后级的一条信号线的多路转换器电路；将模拟信号变换成数字信号进行、并输出的模拟-数字变换电路；以及串扰校正电路，该串扰校正电路对于在由所述模拟-数字变换电路依次输出的信号中的一个信号，将和其前后多个信号相互干扰的多个信号的影响度分别用系数表示，将该系数和信号相乘后的数据相加。
还有，本发明有关的信号处理装置，具备从装置外改变所述串扰除去系数的通信处理电路。
通过本发明，对于在原稿读取装置的信号布线间所产生的串扰，以及对于将处理原稿读取装置的信号的电路像ASIC那样单片IC化、小型化时在模拟信号处理部所产生的串扰，能够很容易提供一种可抑制上述串扰的信号处理装置，且精度很好。另外，通过使保存串扰除去系数的存储装置具有和装置外的通信功能，不需要追加更换元器件，就能够很容易根据原稿读取装置改变各个系数。
图1是实施形态1的信号处理装置的全体构成图。
图2是表示图1的信号处理装置中串扰校正电路的详细构成的电路图。
图3是校正了实施形态1的信号处理装置的串扰的输出信号(数字)波形图。
图4是未校正实施形态1的信号处理装置的串扰的输出信号(数字)波形图。
图5是表示校正实施形态1的信号处理装置的串扰的过程的输出信号(数字)波形图。
图6是表示实施形态1的信号处理装置的数据处理流程的时序示意图。
图7是表示实施形态2的信号处理装置中串扰校正电路的详细构成的电路图。
图8是表示实施形态2的信号处理装置的数据处理流程的时序示意图。
具体实施例方式
实施形态1以下，针对本发明的实施形态1，利用图1到图6进行说明。图1是实施形态1的信号处理装置的全体构成图。图中，1是在扫描仪、复合复写机等中使用的原稿读取装置(例如接触式图像传感器)，表示了将1行分割成多个块(图中1a～1f共6个)时的状态；2是表示从各块读出的模拟输入信号的读入部分，在该部分会产生所述的信号间的串扰；3是将所述的多个模拟输入信号按照期望的次序送出到一条信号线的多路转换器电路；4是放大所述的多路复用信号的放大电路；5是将放大的模拟信号变换为数字信号的模拟-数字变换电路；6是作为本发明的目的的串扰校正电路；7是处理校正了串扰的数字输出信号的通常的信号处理电路。还有，8是可从外部对控制所述串扰校正电路6的系数进行控制的通信处理电路。
图2是所述串扰校正电路6的详细电路构成图。图中，10是对所述数据输入的并行信号数进行计数的计数器。20是由多个存储块21~27组成的、使所述数据输入Din根据时钟周期1级1段依次向下一级传送的移位寄存器电路。21是存储经过所述模拟-数字变换电路5(图1)输入的数字数据输入信号Din，22是存储在1个时钟前输入到该串扰校正电路的信号，23～28也同样，是存储在2～7个时钟前输入到该串扰校正电路的各个信号。30是当信号全部存储到所述存储块21～28之前保持数据的由8个通道31～38组成的信号保持电路。40是由8个通道41～48组成的乘法器，是将所述信号保持电路31～38保持的数据、和将后述的信号间的信号干扰度用系数表示的数据相乘。50是将所述乘法器40的各个通道的信号进行加法运算、产生校正数据的加法器。51是根据数据输出的位数、防止所述数据溢出或下溢的电路，Dout表示被校正的数字数据输出。52是预先保存表示后述的信号间的信号干扰度的系数的存储装置。53是用于使所述信号保持电路31～38的数据和所述存储装置52的系数数据匹配的多路转换器电路。54是选择应该校正串扰的信号的选择电路。计数器10例如如果其计数值为x，则输出有效信号1，除此以外输出0。每次输出有效信号1时，送出信号保持电路30的保持数据，信号保持电路30从后级读入下一个值。
图3是对实施形态1的信号处理装置的串扰进行修正的输出信号波形图。图4是对相同的串扰未校正的输出信号波形图。图5是表示利用图2的串扰校正电路6校正所述串扰的情况的输出信号波形图。图中，多个模拟输入信号为一系列的信号，例如设按SIG1、SIG2、SIG3、SIG4的次序送出，另外，假设在SIG2有大输入X(期望的数字数据的最大值)输入，在SIG1、3、4有小输入Y输入。还有，区域1～4表示和图2的存储块22～28的各个块相对应，其中，表示进入邻近的2～4块的信号。例如，可将区域1和块25置换，区域2和块24置换，区域3和块23置换，区域4和块22置换。下面，针对受串扰影响的如图4那样的输出波形的修正过程，边参照图5边进行示意说明。首先，在图5(a)中，当SIG2被读入区域1时，向上方(箭头方向)校正区域2的SIG1的减少量。另外，如图5(b)所示，当SIG2被读入区域3时，向下方(箭头方向)校正区域2的SIG3的减少量。还有，如图5(c)所示，当SIG2被读入区域4时，向上方(箭头方向)校正区域2的SIG4的减少量。所述校正是通过将保存在图2说明的存储装置52中的多种系数用乘法器41～48与数据输入信号Din的相乘来实现。
其次，针对用乘法器41～48与数据输入信号Din相乘的系数52的生成方法及利用方法进行说明。首先，在原稿读取装置1中，在点亮原稿照明灯的状态下，在读取面上放置黑色原稿，读入其数据。从所述读取装置1来的信号，将读取区域n等分，变成n个信号，输入到该信号处理装置中。接着，点亮原稿照明灯，只在分割的第1块的读取区域读入白色原稿，其他块读入黑色原稿，采集这样的数据。接着，只在第2块的读取区域读入白色原稿，其他块读入的黑色原稿，采集这样的数据。进行同样的作业，一直到第3块、第4块、…、第n块。在采集的数据中，首先在第1块读入白色原稿的数据中，将第1块以外的各块的数据和在全区域用黑色原稿采集的数据相比较。这里，白色原稿的输入信号是模拟-数字变换电路5的输出位数的最大值，作为大输入，黑色原稿的输入信号为基准电位，所以作为小输入进行处理。系数Cnx用下式求得。
式1系数Cnx＝{(第n块的黑色原稿数据)-(在第x块中读白色原稿的第n块的数据)}/(第n块的黑色原稿数据)当将原稿读取行分割成n个块时，进行n×(n-1)次的运算，将此系数存放在存储装置52内部的系数表中。将该系数存放在存储装置52中，根据计数器10的数，通过多路转换器53代入乘法器41～48中，使从信号处理装置输出的原稿读取数据Dout变成了无串扰影响的数据。
图6是表示本发明的信号处理装置的数据处理流程的时序示意图，说明了实际上如何利用由所述式1得到的系数进行校正的。设本电路中始终输入时钟55，和时钟的上升沿或下降沿同步将数据Din输入到移位寄存器电路20。在某一时刻，块21中的数据利用下一个时钟被送入块22中。块22中的数据向23移动，23中的数据向24移动，以下同样依次实现块间的移动。
另外，计数器10也和所述的时钟同步，进行加法计数。然后，在计数器变为“x”的时刻(图中为“6”)，将块21～28的数据D0～D7分别取入到数据保持用块38～31中，并保持其数据。对取入到所述信号保持电路30中的各个数据，根据计数器的值，乘以存储在存储装置(存储器)52中的系数。例如，当计数器值为0时，利用数1求得的系数C12～C18，设进入31的数据为D0，进入32的数据为D1，…进入38的数据为D7，则通过D0’＝D0×1+D1×C12+D2×C13+D3×C14+D4×C15+D5×C16+D6×C17+D7×C18的计算，可得到串扰校正后的D0的值D0’。
当计数器值为1时，通过D1’＝D0×C21+D1×1+D2×C23+D3×C24+D4×C25+D5×C26+D6×C27+D7×C28的计算，得到串扰校正后的D1的值D1’。以下，每次时钟输入时，对D2’、…D7’进行相同的计算。
因此，在实施形态1中，对于同时输入到信号处理装置的多个信号的各个信号，通过对每一个信号与表示该信号和其他相互干扰的多个信号的影响度的系数相乘，具有以数字方式、确实且高精度地消除同时输入到信号处理装置的多个信号间所产生的串扰的效果，。
还有，在图6中，为了校正8个输入间的串扰，计数器计数值从0到7共8个，另外，数字数据块也准备了从21到28共8个。如果串扰校正对象不同，则计数器计数值的数、数字数据块数等的构成当然也会与之相应变化。
实施形态2针对本发明的实施形态2，利用图7及图8进行说明。图7是实施形态2的信号处理装置的串扰校正电路的构成图。图8是表示实施形态2的信号处理装置的数据处理流程的时序示意图。图中，对于和实施形态1说明的相同或相当的部分，用相同的标号表示，省略对它的详细说明。
在所述实施形态1的串扰校正电路中所示的例子是，对于同时输入到信号处理装置多个信号的各个信号，对每个信号将该信号和其他的相互干扰的多个信号的影响度用系数表示，但本实施形态2中的串扰校正电路所示的例子是，在由所述模拟-数字变换电路依次输出的信号中，针对一个信号，将和其前后的多个信号相互干扰的多个信号的影响度分别用系数表示。
这里假设对进入移位寄存器20的块25中的数据，实施了串扰校正。
在电路驱动时钟的每个上升沿或下降沿，数据在电路内从21移动到22、23、24、25、26、27、28。对于进入块25的数据，不乘以系数，对于其他的21、22、23、24、26、27、28的7个数据，分别利用乘法器48、47、46、45、43、42、41，乘以由多路转换器53输出的系数数据。再用加法器50对其进行相加，将校正了串扰的数据作为Dout进行输出。关于系数，可用和实施形态1相同的算法得到。下面，根据图8的时序图，说明实际上如何利用由式1得到的系数来进行校正的。本电路中，始终输入时钟55，和时钟的上升沿或下降沿同步将数据输入到电路中。在某一时刻，21中的数据通过下一个时钟送进22中。22中的数据移动到23中，23中的数据移动到24中，24中的数据移动到25中，25中的数据移动到26中，26中的数据移动到27中，27中的数据移动到28中。另外，计数器10也和时钟同步，进行加法计数。进行串扰校正的数据是存储在块25中的数据。从保存系数数据的存储装置52通过多路转换器53输入到乘法器41～48的系数，根据计数器的值，如图8所示变化。因此，在某一时刻，对于存储在25中的数据，通过乘以前3个时钟的系数C41～C43及后4个时钟的系数C45～C48，可校正由分别进入的信号的影响而引起的串扰。
因此，在实施形态2中，通过对一个信号与分别表示其前后的多个信号相互干扰的多个信号的影响度的系数相乘，具有用简单的数字电路消除同时输入到信号处理装置的多个信号间所产生的串扰的效果。
实施形态3针对本发明的实施形态3，利用图1进行说明。实施形态3中，追加了从装置外改变更保存在实施形态1或实施形态2的存储装置52的串扰除去系数的通信处理电路8。通过利用此通信处理电路8，能够从外部依次重写存储装置52的系数。通信处理电路8未用图表示，其构成包括从外部接收输入的部分；使接收的数据和驱动串扰校正电路6及信号处理电路7的时钟同步的部分；根据需要变换为串扰校正电路6能解释的格式的部分；以及将输入发送到串扰校正电路6的存储装置52的部分。接收所述输入的部分，可以是由输入信号线、输出信号线、时钟信号线、信号有效/无效指示信号线的4条独立的线构成的串行信号线；或者可以由将输入/输出信号作为适当位数的并行信号的并行信号线构成。还有，串行信号线的发送速度慢，但线数少；并行信号线的输入/输出用的信号线增加，因而线数多，但发送速度快，最好根据其通常的用途，选择输入接收的部分。
权利要求
1.一种信号处理装置，其特征在于，具备设置多组模拟输入信号线的输入线路；将从该输入线路来的所述多个模拟信号按照期望的次序送出到后级的一条信号线的多路转换器电路；将模拟信号变换成数字信号、并进行输出的模拟-数字变换电路；以及串扰校正电路，所述串扰校正电路对于在由所述模拟-数字变换电路依次输出的信号中同时输入到信号处理装置的多个信号，对每一个信号，将该信号和其他的相互干扰的多个信号的影响度对各多个信号分别用系数表示，将该系数和信号相乘的数据相加。
2.根据权利要求1所述的信号处理装置，其特征在于，串扰校正电路具备对数据输入的并行信号数进行计数的计数器；由多个存储块组成、并将所述数据输入根据时钟周期依次向下一级移位的移位寄存器；在信号全部被存储到所述存储块之前保持数据的信号保持电路；将所述信号保持电路中保持的各个数据和预先将信号间的信号干扰度用系数表示的数据相乘的乘法器；以及将所述乘法器的各个信号进行加法运算、并输出校正了串扰的输出数据的加法器。
3.一种信号处理装置，其特征在于，具备设置多组模拟输入信号线的输入线路；将从该输入线路来的所述多个模拟信号按照期望的次序送出到后级的一条信号线的多路转换器电路；具有将模拟信号变换为数字信号、并进行输出的模拟-数字信号变换电路；以及串扰校正电路，所述串扰校正电路对于由所述模拟-数字变换电路依次输出的信号内的一个信号，将和其前后的多个信号相互干扰的多个信号的影响度分别用系数表示，将该系数和信号相乘的数据相加。
4.根据权利要求3所述的信号处理装置，其特征在于，串扰校正电路具备对数据输入的并行信号数进行计数的计数器；由多个存储块组成、并将所述数据输入根据时钟周期依次向下一级移位的移位寄存器；将所述各存储块中保持的各个数据和预先将信号间的信号干扰度用系数表示的数据相乘的乘法器；以及将所述乘法器的各个信号进行加法运算、并输出校正了串扰的输出数据的加法器。
5.根据权利要求1或3所述的信号处理装置，其特征在于，具备从装置外改变保存在所述串扰校正电路中的串扰除去系数的通信处理电路。
全文摘要
本发明有关的信号处理装置，具备设置多组模拟输入信号线的输入线路；将从该输入线路来的所述多个模拟信号按照期望的次序送出到后级的一条信号线的多路转换器电路；将模拟信号变换成数字信号、并进行输出的模拟－数字变换电路；以及串扰校正电路，该串扰校正电路对于在由所述模拟－数字变换电路依次输出的信号中的每一个信号，将该其信号和其他的相互干扰的多信号的影响度对各个多个信号分别用系数表示，将该系数和信号相乘的数据相加。
文档编号H03H17/06GK1813410SQ20048001809
公开日2006年8月2日 申请日期2004年5月19日 优先权日2003年7月14日
发明者白木徹 申请人:三菱电机株式会社