专利名称：混合补偿缓冲器设计的制作方法
技术领域：
本发明一般地涉及电子电路领域。更具体地说，本发明的实施例涉及混合阻抗补偿缓冲器。
背景利用诸如双数据率(DDR)和DDR II存储控制器的推挽式驱动器的相对高速接口要求对I/O缓冲器的阻抗控制以符合该接口的信号整体性要求。这些接口一般利用基准电压(Vref)，该基准电压以产生信号的驱动器的电压摆动的中点为中心。
对于驱动器阻抗控制存在两个重要的要求。第一个要求是，驱动器维持上拉和下拉阻抗的严格匹配，以便驱动器的电压摆动的中央接近的基准电压点，以最大化电压余量。在处理诸如回铃的信号整体性问题时，这一点可以是关键性的。
对于缓冲器的阻抗控制的第二个重要要求是，维持驱动器的总目标阻抗。例如，驱动器可能需要具有18Ω+/-10％的阻抗。这个容差比上拉/下拉阻抗匹配的要求宽松。
一般地，较小的冲模区降低存储控制器的生产成本。这样，为了压低成本，可用来支持驱动器的面积大小多半有限。这可以与如先有技术所示的阻抗控制要求矛盾。
解决此问题的一个现行方法利用数字受控脚，将这些脚在需要时接入以匹配目标阻抗。在这种方案中，用于上拉和下拉的控制线一般是分开的，因为对于整个工艺、电压和温度(PVT)情况，上拉的阻抗特性常常成倍的不同于下拉的阻抗特性。
数字脚选择提供相对较小的驱动器尺寸。可是，纯的数字方法要求很好的粒度以使上拉和下拉能够严格匹配。要求的用于下拉和上拉脚选择的独立线的数量还会引起布线方面的问题。
另一个方法是利用单纯的模拟方法。在此情况下，调节模拟偏压以给出期望的上拉和下拉阻抗。此方法提供良好粒度的相对较低的控制线数量。但是，此方法可能在某种程度上要求较大尺寸的驱动器尺寸，因为需要增加上拉和下拉晶体管来达到期望阻抗。
附图的简要说明本发明在附图中的各个图中用例示而非限制的方式进行说明，其中相同的附图标记表示类似的或者相同的组成部分，并且其中
图1图示根据本发明的实施例的计算机系统100的例示性方框图；图2图示根据本发明的实施例的例示性混合补偿缓冲电路200；图3图示根据本发明的实施例的N型输出级电路300的例示性电路图；图4图示根据本发明的实施例的P型输出级电路400的例示性电路图；图5图示根据本发明的实施例的P型输出级电路500的例示性电路图；图6图示根据本发明的实施例的例示性片启动电路600；以及图7和8图示根据本发明的实施例的例示性上拉/下拉模拟匹配偏置电路700，用于可调的上拉(图7)和可调的下拉(图8)。
详细说明在下面对本发明的详细说明中，阐述了许多的细节以便提供对本发明的透彻了解。但是，对本领域技术人员显而易见的是，本发明可以在没有这些具体细节的情况下实践。在其它情况下，众所周知的结构和装置显示为方框图的形式而不是细节形式，以免模糊本发明。
说明书中涉及的“一个实施例”或者“实施例”意思指与实施例关联描述的特定特性、结构或者特征被归入本发明的至少一个实施例。措词“在一个实施例中”在说明书中的各个位置的出现并非必定指的是同一实施例。
图1图示根据本发明的实施例的计算机系统100的例示性方框图。计算机系统100包括连接到总线105的中央处理器(CPU)102。在一个实施例中，CPU 102是Pentium@族处理器中的处理器，包括Pentium@II处理机族、Pentium@_III处理器、pentium@_IV处理器，可从位于California，Santa Clara的Intel公司获得。或者，可以使用其它CPU，比如Intel的XScale处理器、Intel的Banias处理器、可从位于英国剑桥的ARM有限公司得到的ARM处理器、或者可从位于Dallas，Texas的Texas Instruments公司获得的OMAP处理器(一种增强的基于ARM的处理器)。
芯片集107也连接到总线105。芯片集107包括存储器控制中心(MCH)110。MCH 110可包括存储控制器112，它连接到主系统存储器115。主系统存储器115存储数据和由CPU 102或者包括在系统100中的任何其它装置执行的指令序列。在一个实施例中，主系统存储器115包括动态随机存取存储器(DRAM)；然而，主系统存储器115可以利用其它存储器类型实现。其它装置也可连接到总线105，比如多个CPU和/或多个系统存储器。
MCH 110还可包括连接到图形加速器130的图形接口113。在一个实施例中，图形接口113经根据位于California，SantaClara的Intel公司开发的AGP规范修订版2.0接口操作的加速图形端口(AGP)连接到图形加速器130。在本发明的一个实施例中，平板显示器可通过例如信号转换器连接到图形接口113，该信号转换器将存储在诸如视频存储器或者系统存储器等存储装置中的图像的数字表示转换为由平板屏幕解释和显示的显示信号。可以预见，显示装置产生的显示信号可能在平板显示监视器解释并且随后在其上显示之前经过各种控制装置。
另外，经中心接口将MCH 110连接到输入/输出控制中心(ICH)140。ICH 140提供到计算机系统100内的输入/输出(I/O)装置的接口。ICH 140可以连接到外设元件互连(PCI)总线，该PCI总线遵循位于Portland，Oregon的PCI Special Interest Group开发的规范修订版2.1总线。因此，ICH 140包括PCI桥146，它提供到PCI总线242的接口。PCI桥146提供CPU 102和外围设备之间的数据通路。
PCI总线142包括音频设备150和盘驱动器155。可是，本领域普通技术人员应该理解，其它装置可以连接到PCI总线142。此外，本领域普通技术人员将认识到，CPU 102和MCH 110可以合并成单个芯片。此外，在其它实施例中，图形加速器130可以包括在MCH 110内。
另外，在各种实施例中，其它外围设备也可连接到ICH 140。例如，这种外围设备可包括集成驱动器电子电路(IDE)或者小型计算机系统接口(SCSI)硬盘、通用串行总线(USB)端口、键盘、鼠标、并行端口、串行端口、软盘驱动器、数字输出支持(例如数字视频接口(DVI))等等。此外，预见计算机系统100从一个或多个以下源接收电能用于它的操作电池、交流电(AC)插座(例如通过变压器和/或适配器)、汽车电源、机上电源等等。
图2图示根据本发明的实施例的例示性混合补偿缓冲电路200。电路200包括阻抗基准202，它连接在地和数字阻抗匹配逻辑204之间。电路200还包括上拉/下拉模拟匹配电路206和两个或更多驱动器片208。
可以预见，驱动器片可以是数字可选片(例如通过利用204)，它在各个片中具有模拟上拉/下拉匹配(例如通过利用206)。在本发明的各种实施例中，这些片是二元加权或者等量加权的，这取决于设计要求。还可以预见，如果需要还可以有多于四片。对于图2所示本发明的实施例，仅仅需要一个数字选择线(210)和一个模拟偏置线(214)以正确地控制驱动器的阻抗。
在本发明的一个实施例中，驱动器片208在输出点连接在一起。根据本发明的另一个实施例，通过接通适当数量的驱动器片208来控制输出阻抗。可以预见，驱动器片208可以用可调的P型或者N型输出级建立(将分别参考图3和4讨论)。
图3图示根据本发明的实施例的N型输出级电路300的例示性电路图。在本发明的一个实施例中，电路300图示图2的驱动器片208的实现。电路300包括连接在电源(Vcc)和地之间的两个N型晶体管(302和304)和一个P型晶体管306。
根据本发明的实施例，使用的晶体管是场效应晶体管(FET)，比如金属氧化物半导体FET(MOSFET)。在本发明的另一个实施例中，将模拟偏压(在晶体管304的栅极)施加于N型输出级以将它的强度与P型输出晶体管(在晶体管306的栅极)匹配。
图4图示根据本发明的实施例的一种P型输出级电路400的例示性电路图。在本发明的一个实施例中，电路400图示图2的驱动器片208的实现。电路400包括连接在电源(Vcc)和地之间的两个N型晶体管(402和404)和一个P型晶体管406。
根据本发明的实施例，在此使用的晶体管可以是场效应晶体管(FET)，比如金属氧化物半导体FET(MOSFET)。在本发明的另一个实施例中，将模拟偏压(在晶体管402的栅极)施加于P型输出级，以将它的强度与N型输出晶体管(在晶体管406的栅极)匹配。根据本发明的各种实施例(比如相对于图4讨论的那些)，可以使用可调的上拉(PMOSFET)。
图5图示根据本发明的实施例的P型输出级电路500的例示性电路图。在本发明的一个实施例中，电路500图示图2的驱动器片208的实现。电路500包括并联晶体管502，部分地帮助降低与图4的电路400有关的尺寸。更具体地说，由于电路400的可调级包括串联的两个晶体管(即402和404)，因此它们的尺寸将大约是晶体管不可调的情况下的两倍。如图所示，晶体管502连接在Vcc和输出点之间，它的栅极连接到晶体管404的栅极。在本发明的另一个实施例中，尺寸可以确定为使得输出级可以在工艺、电压和/或温度变化上取得平衡。
图6图示根据本发明的实施例的例示性片启动电路600。在本发明的一个实施例中，电路600是图2的数字阻抗匹配逻辑204的实现。为了数字地挑选实现目标阻抗所需的片数量，可以使用一个阻抗基准。根据本发明的实施例，比如图6所示的实施例，这是通过相对于模拟偏压604调整上拉装置602而完成的(例如与诸如图2的电阻202的外部/基准电阻相关)。模拟偏压604还包括电阻606。如图6所示，得到的偏置信号可以施加到几个其它上拉装置(比如晶体管)上，这些上拉装置是例如二元尺寸的，以便能够选择大范围的目标阻抗进行调整。
在本发明一个实施例中，接下来，相对于上拉基准对二元尺寸的下拉装置608进行数字调整。这些下拉装置608可以代表实际驱动器的下拉强度，其中阻抗粒度等于实际驱动器片的阻抗粒度的一半。在本发明的实施例中，这是通过应用一个代码(Pulldownsel 610)来接通更多或者更少的下拉装置608并且检查上拉装置602和下拉装置608之间的电压(例如通过利用图中的legselout信号612)是超出还是低于基准614(例如VccQ/2)来完成的。然后，可以提供加/减比特615到状态机616。状态机616可以被视为采样双稳态振荡器(618)和可逆计数器(620)。在本发明的实施例中，可以使用几个采样双稳态振荡器(618)以避免亚稳定性。
根据本发明的实施例，可以预见，电路600提供特性以避免由于阻抗测量的粒度和采样噪声导致的“振动(hunting)”。一般来说，在即使PVT没有变化出现，但数字控制不断地在相同的两个值之间切换时存在振动。在本发明的一个实施例中，一个特性是比较的粒度是驱动器片粒度的一半。在与舍入功能一起使用时，不认为出现在下拉控制上的切换的影响用于选择片的实际控制。在本发明的再一个实施例中，另一特性是数字滤波器，它降低系统对于其中具有噪声的采样的响应。
在本发明的另一个实施例中，根据校准源和/或查用表选择目标阻抗。在本发明的另一实施例中，数字匹配逻辑包括电路，以比较由目标代码定标的基准与二元(binary)加权的片结构。在本发明的一个不同的实施例中，数字匹配逻辑包括状态机，以对该比较进行采样。在本发明的另一实施例中，二元加权的片结构具有固定的百分比(例如半片)的最小加权。在本发明的再一个实施例中，数字匹配逻辑包括数字滤波器，以减少与比较相关的噪声。
在本发明的一个实施例中，应用于下拉装置608的代码直接转化为需要启动的驱动器片的数量。这可以通过仔细选择装置大小来实现。通过具有定标代码可选的基准上拉以及驱动器片下拉装置之间的固定尺寸比并且调谐下拉装置，可以预见驱动器可以调节到任何可选择的阻抗。在本发明的实施例中，这可能由工艺和驱动器尺寸限制。在本发明的另一实施例中，设置外部/基准电阻值(例如图2的202)和/或可调的上拉基准代码将目标阻抗设置到最佳值。
图7和8根据本发明的实施例的例示性上拉/下拉模拟匹配偏置电路700，用于可调的上拉(图7)和可调的下拉(图8)。在本发明的一个实施例中，可以利用电路700和800，以实现图2的上拉/下拉模拟匹配电路206。如图7和8所示，上拉/下拉匹配可以通过模拟控制环完成。
在本发明的一个实施例中，晶体管定标和配置为匹配驱动器片。运算放大器(702和802)用来产生维持由上拉(图6的602)和下拉(图6的608)装置形成的分压器上的恒压(例如VccQ/2)所需的栅极偏压(分别是704和804)。在本发明的另一个实施例中，产生的栅极电压用于所有驱动器片。由于装置饱和引起的非线性效应，因此可能需要修整输出级或者利用不同于Vcc/2的基准电压。
在本发明的一个实施例中，电路700包括连接在Vcc和节点709之间的晶体管706(节点709还提供到运算放大器702的输入)。电路700还包括晶体管708，它连接在节点709和晶体管710之间。晶体管706和708的栅极接地。晶体管710的栅极连接到运算放大器702的输出(704)。电路700还包括连接在节点709和地之间的晶体管714。晶体管714的栅极连接到Vcc。
在本发明的一个实施例中，电路800包括连接在Vcc和晶体管808和810之间的晶体管806。晶体管806的栅极接地。晶体管808还连接到节点811(节点811还提供到运算放大器802的输入)。如图所示，晶体管810连接到地。晶体管808和810的栅极都连接到Vcc。电路700还包括连接在节点811和地之间的晶体管812。晶体管812的栅极连接到运算放大器802的输出(804)。如图7和8所示，两个运算放大器(702和802)还接收Vcc/2作为它们的输入。
在本发明的另一实施例中，可以预见，在利用模拟技术(比如参考图7和8讨论的那些)时，平均失配在设计拐角上可以减少到平均7mV。在1.8V信号电平时，它表示小于0.4％的差错。
根据本发明的实施例，公开了一种混合阻抗补偿缓冲器，它作为组合的纯数字和纯模拟设计工作，以产生小面积的定标驱动器，同时维持极好的上拉/下拉匹配。在本发明的另一实施例中，通过模拟控制环，上拉阻抗相当精确地与下拉匹配，同时整个缓冲器的目标阻抗由数字控制环确定。根据本发明的另一个实施例，由此得到一种驱动器，它具有模拟电路的相当精确的匹配，但是面积减少，比如数字方法的面积。
尽管本发明的许多变化和修改在阅读了以上描述之后，无疑对本领域的普通技术人员是显而易见的，但应该理解，借助于图示给出和描述的任何特定实施例不应被视为限制。所以，对各种实施例的细节的参考不应限制权利要求的范围，权利要求本身唯一地记载了被视为本发明的本质的特征。
权利要求
1.一种电路，包括多个驱动器片，所述多个驱动器片的一部分用来提供目标阻抗；数字匹配逻辑，用于选择所述多个驱动器片的所述部分；以及模拟匹配电路，用于产生偏压以匹配上拉和下拉。
2.如权利要求1所述的电路，其中所述数字匹配逻辑根据从包括目标阻抗和基准电阻的组选择的一个或多个项目，选择所述多个驱动器片的所述部分。
3.如权利要求2所述的电路，其中通过拨入代码确定所述目标阻抗。
4.如权利要求2所述的电路，其中根据从包括校准源和查用表的组选择的一个或多个项目，选择所述目标阻抗。
5.如权利要求1所述的电路，其中所述数字匹配逻辑包括电路，该电路用于比较由目标代码定标的基准和二元加权的上拉/下拉结构。
6.如权利要求5所述的电路，其中所述数字匹配逻辑包括状态机，以对所述比较进行采样。
7.如权利要求5所述的电路，其中所述二元加权的上拉/下拉结构具有固定的百分比最小加权。
8.如权利要求1所述的电路，其中所述数字匹配逻辑包括数字滤波器，以减少与比较有关的噪声。
9.如权利要求1所述的电路，其中所述数字匹配逻辑包括舍入功能，以防止振动。
10.如权利要求1所述的电路，其中各个驱动器片包括无补偿脚和补偿脚。
11.如权利要求2所述的电路，其中所述无补偿脚包括从包括下拉电路和上拉电路的组选择的电路。
12.如权利要求2所述的电路，其中所述补偿脚包括从包括下拉电路和上拉电路的组选择的电路。
13.如权利要求2所述的电路，其中所述补偿脚通过模拟控制电压补偿。
14.如权利要求1所述的电路，其中所述电路从包括驱动器和缓冲器的组中选出。
15.如权利要求1所述的电路，其中所述偏压使上拉与下拉匹配。
16.如权利要求1所述的电路，其中所述模拟匹配电路独立于多个驱动器片操作。
17.如权利要求1所述的电路，其中所述偏压分配到所有输入/输出(I/O)驱动器。
18.如权利要求1所述的电路，其中所述上拉和下拉在给定基准输出电压进行比较。
19.一种方法，包括提供多个驱动器片；利用所述多个驱动器片的一部分来提供目标阻抗；提供数字匹配逻辑，用于选择所述多个驱动器片的所述部分；以及提供模拟匹配电路，以产生偏压来匹配上拉和下拉。
20.如权利要求19所述的方法，其中所述数字匹配逻辑根据从包括目标阻抗和基准电阻的组选择的一个或多个项目，选择所述多个驱动器片的所述部分。
21.如权利要求20所述的方法，其中通过拨入代码确定所述目标阻抗。
22.如权利要求20所述的方法，其中根据从包括校准源和查用表的组选择的一个或多个项目，选择所述目标阻抗。
23.如权利要求19所述的方法，其中所述数字匹配逻辑对由目标代码定标的基准和二元加权的上拉/下拉结构进行比较。
24.如权利要求23所述的方法，其中所述数字匹配逻辑对所述比较进行采样。
25.如权利要求23所述的方法，其中所述二元加权的上拉/下拉结构具有固定百分比最小加权。
26.如权利要求19所述的方法，其中所述数字匹配逻辑提供数字滤波器，以减少与比较有关的噪声。
27.如权利要求19所述的方法，其中所述数字匹配逻辑防止振动。
28.一种计算机系统，包括中央处理器(CPU)；显示装置，连接到所述CPU以显示图像；多个驱动器片，所述多个驱动器片的一部分用来提供目标阻抗；数字匹配逻辑，用于选择所述多个驱动器片的所述部分；以及模拟匹配电路，用来产生偏压来匹配上拉和下拉。
29.如权利要求28所述的计算机系统，还包括连接到所述CPU的主存储器。
30.如权利要求28所述的计算机系统，还包括连接到所述显示装置以存储所述图像的存储器。
全文摘要
根据本发明的一个实施例，公开了一种电路。该电路包括多个驱动器片，该多个驱动器片的一部分用来提供目标阻抗；数字匹配逻辑用于选择该多个驱动器片的所述部分；以及模拟匹配电路用于产生偏压以匹配上拉和下拉。
文档编号H03K19/00GK1813405SQ200480018055
公开日2006年8月2日 申请日期2004年6月9日 优先权日2003年6月27日
发明者J·钱德勒, J·朱姆克尔, A·福雷斯捷 申请人:英特尔公司