主处理器与若干协处理器的嵌入式连接方法及连接接口的制作方法
【专利摘要】本发明提供了一种适于在单芯片系统内的主处理器和若干协处理器之间实现指令控制和数据传输的接口，该接口至少包含并行的由主处理器发往若干协处理器的一套指令信号,一套地址及写数据信号,和一套控制信号；该接口还至少包含由协处理器发往主处理器的,经过汇总电路合并的一套指令命中标示信号,一套数据信号和一套中断请求信号，协处理器还至少包含一整套片内总线接口,能够实现对总线从设备的独立访问。本发明的优点是：能够兼顾主处理器和若干协处理器之间数据传输和处理效率,实现接口的通用性和可复用性,且软件工具链友好的嵌入式主处理器和若干协处理器的连接。
【专利说明】主处理器与若干协处理器的嵌入式连接方法及连接接口
【技术领域】
[0001〕 本发明涉及集成电路中的嵌入式通用处理器接口【技术领域】，尤其是涉及一种通用的主处理器与若干协处理器的嵌入式连接方法及装置。
【背景技术】
[0002]在集成电路中的嵌入式系统中，为了减轻通用主处理器的计算负担，或特意增强系统在某方面(如浮点运算，图像处理，加解密等)的处理能力，往往为通用主处理器配备一个或若干协处理器，也称作加速处理单元。根据应用目标和应用场合的不同，协处理器的功能和结构往往相差较大，其与通用主处理器的接口也各有不同，尚没有统一的业界标准或通用的连接方法。目前，通用主处理器和协处理器的连接方法，大致可以分为如下二种:
[0003]一是间接连接，即主处理器和协处理器间没有指令和数据交互通道，两者以相对独立的方式连接在片内总线上，各自独立地从总线读取指令，并独立地对总线上的从设备进行读写操作，两种处理器往往使用不同的指令集，编译工具链和调试工具链。两个处理器间的数据交互是通过片内总线和总线上挂载的从设备来中转完成的。这种间接连接方式，其优点是主处理器和协处理器选型灵活，只需要依照应用目标和处理器的性能指标进行独立选型即可。其缺点是主处理器和协处理器间没有数据直连通道，对于需要频繁进行数据交互的应用场景，交互效率较低；同时，在一套嵌入式系统中采用多套指令集，编译工具链和调试工具链，对于系统的后续开发会带来更大的成本和复杂度。
[0004]二是通用协处理器接口，即主处理器和协处理器间通过主处理器规定的一套通用数据通道进行交互，协处理器没有独立的指令集，所有处理动作受主处理器控制，主处理器通过其指令集规定的几条数据传输指令，对协处理器的控制和状态寄存器进行读写操作，间接达到对协处理器进行细粒度控制的效果。协处理器不需要自己的指令集，编译工具链和调试工具链，但需要遵守主处理器规定的一套通用协处理器接口协议。协处理器没有独立的读写总线能力，所有的控制信息和数据流均由主处理器提供。这种通用协处理器接口的连接方式，其优点是指令集只采用主处理器的指令集，编译工具链和调试工具链即可，对于频繁的数据交互也有较高的传输效率。其缺点是仅通过几条数据传输指令，在实现对协处理器的复杂控制上，效率和灵活度都较低，从而间接导致协处理器无法高效完成一些较为复杂的计算任务。
[0005]三是专用的紧耦合协处理器接口，即主处理器和协处理器间通过主处理器规定的一整套专用的指令通道，数据通道和控制通道进行交互。协处理器可以自行解码主处理器发出的指令，并独立完成指令规定的运算和控制任务；协处理器的数据一般通过独立的数据通道接入主处理器的总线读写通道，使协处理器具有独立且高效的总线读写能力。此外紧耦合的特点还体现在主处理器和协处理器控制流的同步上，通过独立的控制通道，主处理器的一系列控制和状态信息，如清空流水线，中断，跳转，停机等，会传递到协处理器内部，并影响协处理器的执行进程，达到两个处理器同步并行的控制效果。专用的紧耦合协处理器接口的连接方式，其优点是最大限度地提高了协处理器的数据传输和处理效率，且只需要支持指令扩展的一套编译工具链和调试工具链。其缺点是专用接口连接信号多，协议复杂，且主处理器和协处理器的内部电路都需要针对专用接口进行改动，降低了主处理器和协处理器模块的可复用性，并延长了嵌入式系统的开发周期。
[0006]当主处理器需要与若干相同或不同的协处理器进行交互时，数据传输效率，接口的通用性和可复用性，以及软件工具链友好性的要求就更高。
[0007]综上所述，设计一套能够兼顾数据传输和处理效率，可复用性强，且软件工具链友好的嵌入式主处理器和若干协处理器的连接方法，是嵌入式通用处理器接口【技术领域】的一个重要课题。
【发明内容】
[0008]本发明要解决的问题是提供一种通用的主处理器与若干协处理器的嵌入式连接方法及连接接口。
[0009]为解决上述技术问题，本发明采用的技术方案是:
[0010]主处理器与若干协处理器的嵌入式连接方法，包含:
[0011]主处理器以广播的方式同时向每个协处理器发出相同的并行的指令信息，供相关的协处理器收取和解析，指令信息为一组既定的指令集；
[0012]将各协处理器发出的指令命中标志信号经过汇总合为一位总标志信息送往主处理器，只能有一个协处理器的指令命中标志信号为有效值；
[0013]主处理器以广播的方式同时向每个协处理器发出相同的并行的地址信息，供相关的协处理器收取和解析，地址信息为一组既定的地址编码，每个地址编码对应若干协处理器中的一组或多组可访问的寄存器；
[0014]主处理器以广播的方式同时向每个协处理器发出相同的并行的数据信息，供相关的协处理器收取；
[0015]若干协处理器发出的并行数据信息经过汇总合并为一组并行数据送往主处理器，同一时刻只能有一个协处理器的数据信号为有效值；
[0016]主处理器以广播的方式同时向每个协处理器发出相同的并行的控制信息，供相关的协处理器收取；
[0017]各协处理器发出的中断请求信号经过汇总合并为一位总中断请求信号送往主处理器，同一时刻允许有多个协处理器的中断请求信号为有效值；
[0018]每个协处理器通过一套独立的片内总线读写接口可以自主地访问片内总线上的各个从设备；以及
[0019]主处理器和所有协处理器共享同一个时钟和外部复位信号。
[0020]主处理器与若干协处理器的嵌入式连接接口，包括主处理器、若干协处理器和所述主处理器与协处理器之间传输数据的接口，所述接口包括:
[0021]对于每个协处理器，至少有一套由主处理器发出的并行的指令信号接收接口，主处理器通过广播的方式同时向每个协处理器发出指令信息；
[0022]对于每个协处理器，至少有一个由协处理器发出的指令命中标志信号接口，若干协处理器的命中标志信号经标志汇总电路合并后，由主处理器进行接收；
[0023]对于每个协处理器，至少有一套由主处理器发出的并行的地址信号接收接口，主处理器通过广播的方式同时向每个协处理器发出地址信息；
[0024]对于每个协处理器，至少有一套由主处理器发出的并行的数据信号接收接口，主处理器通过广播的方式同时向每个协处理器发出数据信息；
[0025]对于每个协处理器，至少有一套由协处理器发出的并行的数据信号接口，若干协处理器的并行数据信号经回读数据汇总电路合并后，由主处理器进行接收；
[0026]对于每个协处理器，至少有一套由主处理器发出的控制信号接收接口，主处理器通过广播的方式同时向每个协处理器发出若干控制信号；
[0027]对于每个协处理器，至少有一套由协处理器发出的中断请求信号接口，若干协处理器的中断请求信号经中断汇总电路合并后，由主处理器进行接收；
[0028]对于每个协处理器，有一套独立的片内总线读写接口，通过该接口各协处理器可以自主地访问片内总线上的各个从设备；
[0029]主处理器和所有协处理器共享同一个时钟和外部复位信号。
[0030]进一步的，所述主处理器内部结构包括:
[0031]主处理器的内核电路，主要实现通用处理器常规的计算和控制功能；
[0032]指令广播单元，负责将主处理器每条指令周期内新取得的指令，以并行信号的形式广播到主处理器外部；
[0033]指令命中监测单元，负责判断汇总后的指令命中标志信息是否为有效值，如被判断为无效值，则负责向内核电路发起本条指令为非法指令的标示信号；
[0034]协处理器寄存器读写控制单元，负责将内核电路发起的对某个或多个协处理器的内部寄存器的写操作或读操作转化为对多个接口信号的一系列控制；
[0035]协处理器控制单元，负责将对协处理器的控制信息以信号的形式广播到主处理器外部；
[0036]中断请求收集单元，负责接收经过汇总的中断请求信号，并将有效的中断请求传递给内核电路。
[0037]进一步的，所述协处理器内部结构包括:
[0038]协处理器内核电路，主要实现指令的执行和数据的存取处理功能；
[0039]指令接收和判别单元，负责接收主处理器发出的指令广播信号，并进行译码，如果经译码后，确认为本协处理器可执行指令，则控制指令命中标志信号输出有效值，否则输出无效值；
[0040]本地寄存器读写控制单元，负责接收主处理器发出的地址广播信号并进行地址判另I」，如果经判别确认该地址指向本协处理器的某个可访问寄存器，则依据读写控制信息控制该寄存器与并行读写数据接口进行对应的数据存取；否则控制并行读数据接口输出无效值；
[0041]控制信息接收单元，负责接收主处理器发出的控制广播信号，并进行有效控制信息提取，并将提取的有效控制信息转发给协处理器内核电路；
[0042]中断请求发送单元，负责实时侦测协处理器内核电路是否有任何异常发生，如果有异常则控制中断请求接口信号输出有效值。
[0043]本发明具有的优点和积极效果是:
[0044]本发明方法和装置提供的主处理器与若干协处理器的连接方式均能够兼顾主处理器和若干协处理器之间数据传输和处理效率，实现接口的通用性和可复用性，且软件工具链友好的嵌入式主处理器和若干协处理器的连接。
【专利附图】
【附图说明】
[0045]图1是本发明的一个实施方式的主处理器与若干协处理器的连接装置结构示意图；
[0046]图2是本发明的一个实施方式的主处理器与若干协处理器的连接信号的构成图；
[0047]图3是本发明的一个实施方式的主处理器内部结构示意图；
[0048]图4是本发明的一个实施方式的协处理器内部结构示意图。
【具体实施方式】
[0049]本发明的核心思想是主处理器和若干协处理器之间设置直接连接的若干组接口，从而实现指令和控制信息的广播以及数据的双向交互；同时对于每个协处理器，有一套独立的片内总线读写接口，通过该接口各协处理器可以自主地访问片内总线上的各个从设备；主处理器和所有协处理器共享同一个时钟和外部复位信号。
[0050]本发明的实施例以如图1所示的嵌入式系统1000为例，所述嵌入式系统1000为包括一个主处理器1200、若干协处理器1300、若干组主处理器与协处理器间的接口 1100、芯片内系统总线1400、以及若干总线从设备1500的单芯片系统；主处理器1200，为通用的嵌入式处理器，负责完成单芯片系统的大部分控制和计算任务；若干协处理器1300，为协助主处理器1200完成特定功能的加速计算电路，此处所指的特定功能，如图形图像处理、信号处理、加解密运算、浮点运算、向量运算等；若干协处理器1300的具体数量和功能根据单芯片系统的应用场景进行选定。同时，主处理器1200和若干协处理器1300各自独立地连接到芯片内系统总线1400上，本发明对芯片内系统总线1400具体采用哪种通用的总线协议不进行限定，通过芯片内系统总线1400，主处理器1200和若干协处理器1300可以独立地访问总线1400上挂载的若干从设备1500。此处所指的总线访问，在具体实施上，为对总线若干从设备1500的读写操作，又称为存取操作。其中主处理器1200和若干协处理器1300，米用相同的输入时钟1001和相同的输入复位信号1002。
[0051]本发明的主处理器与若干协处理器的嵌入式连接方法，如图2所示，包含:
[0052]主处理器以广播的方式同时向每个协处理器发出相同的并行的指令信息1101，所述指令信号1101，为一套由主处理器1200发出的并行信号，该套指令信号1101以广播的方式同时向每个协处理器1300发出相同的指令信息，供相关的协处理器1300收取和解析，该指令信息为一组既定的指令集；在本实施例中为？0861~13八指令集中的指令子集，该组既定的指令集必须可以被与主处理器1200配套的软件编译和调试工具链正确的识别和解析；
[0053]将各协处理器发出的指令命中标志信号1302经过汇总合为一位总标志信息1102送往主处理器，所述总标志信息1102，为一组由各协处理器1300发出的指令命中标志信号1302经过汇总合并后的信号，同一时刻，只能有一个协处理器1300的标志信号为有效值，而其余协处理器1300的标志信号均为无效值。在本实施例中，有效值为高电平，无效值为低电平，各指令命中标志信号1302，需经过标志汇总电路1112的处理，合并为一位总标志信息送往主处理器1200 ；
[0054]主处理器以广播的方式同时向每个协处理器发出相同的并行的地址信息1103，供相关的协处理器收取和解析，地址信息1103为一组既定的地址编码，每个编码对应若干协处理器1300中的一组或多组可访问的寄存器；此处所指的寄存器访问，在具体实施上，为对寄存器的读写操作，又称为存取操作。
[0055]主处理器以广播的方式同时向每个协处理器发出相同的并行的数据信息1104，供相关的协处理器收取；
[0056]若干协处理器发出的并行数据信息1305经过汇总合并为一组并行数据信息1105送往主处理器，同一时刻只能有一个协处理器1300的数据信号为有效值，而其余协处理器1300的数据信号均为无效值；此实施例中的有效值为非零数据，无效值为全零数据，各并行数据信号1305，需经过数据汇总电路1115的处理，合并为一组并行数据送往主处理器1200 ；
[0057]主处理器以广播的方式同时向每个协处理器发出相同的并行的控制信息1106，供相关的协处理器收取；此实施例中控制信息1106至少包括读写标志信号和暂停标志信号。
[0058]各协处理器发出的中断请求信号1307经过汇总合并为一位总中断请求信号1107送往主处理器，同一时刻允许有多个协处理器1300的中断请求信号为有效值；在本实施例中，有效值为高电平，各中断请求信号1307需经过中断汇总电路1117的处理，合并为一位总中断请求信号送往主处理器1200。
[0059]每个协处理器通过一套独立的片内总线读写接口可以自主地访问片内总线上的各个从设备；以及
[0060]主处理器和所有协处理器共享同一个时钟和外部复位信号。
[0061]本发明的主处理器与若干协处理器的嵌入式连接接口的具体实施例做详细说明如下:所述接口包括:
[0062]对于每个协处理器，至少有一套由主处理器发出的并行的指令信号接收接口，主处理器通过广播的方式同时向每个协处理器发出指令信息；
[0063]对于每个协处理器,至少有一个由协处理器发出的指令命中标志信号接口，若干协处理器的命中标志信号经标志汇总电路合并后，由主处理器进行接收；
[0064]对于每个协处理器，至少有一套由主处理器发出的并行的地址信号接收接口，主处理器通过广播的方式同时向每个协处理器发出地址信息；
[0065]对于每个协处理器，至少有一套由主处理器发出的并行的数据信号接收接口，主处理器通过广播的方式同时向每个协处理器发出数据信息；
[0066]对于每个协处理器，至少有一套由协处理器发出的并行的数据信号接口，若干协处理器的并行数据信号经回读数据汇总电路合并后，由主处理器进行接收；
[0067]对于每个协处理器，至少有一套由主处理器发出的控制信号接收接口，主处理器通过广播的方式同时向每个协处理器发出若干控制信号；
[0068]对于每个协处理器，至少有一套由协处理器发出的中断请求信号接口，若干协处理器的中断请求信号经中断汇总电路合并后，由主处理器进行接收；
[0069]对于每个协处理器，有一套独立的片内总线读写接口，通过该接口各协处理器可以自主地访问片内总线上的各个从设备；
[0070]主处理器和所有协处理器共享同一个时钟和外部复位信号。
[0071]本发明的一个实施例的主处理器1200内部结构如图3所示，其中，主处理器内核电路1210，主要实现取指令、译码、执行、存取数据等通用处理器常规的计算和控制功能，除了主处理器内核电路1210外，主处理器中与协处理器接口的相关电路应至少包括如下部分:
[0072]指令广播单元1221，负责将在主处理器每条指令周期内新取得的指令，以并行信号1101的形式广播到主处理器外部；
[0073]指令命中监测单元1222，负责判断汇总后的指令命中标志信息1102是否为有效值，如被判断为无效值，则负责向主处理器内核电路1210发起本条指令为非法指令的标不信号；
[0074]协处理器寄存器读写控制单元1223，负责将主处理器内核电路1210发起的对某个或多个协处理器的内部寄存器的写操作，转化为对多个接口信号的一系列控制；在此实施例中，所指的一系列控制至少包括如下动作:在并行地址信号1103上进行地址信息的广播，在并行数据信号1104上进行待写数据的广播，以及将控制信号1106中的读写标示信号设置为写标示；
[0075]此外协处理器寄存器读写控制单元1223，还负责将主处理器内核电路1210发起的对某个协处理器的内部寄存器的读操作转化为对多个接口信号的一系列控制；在此实施例中，所指的一系列控制至少包括如下动作:在并行地址信号1103上进行地址信息的广播，将控制信号1106中的读写标示信号设置为读标示，以及从汇总后的并行数据信号1105上接收回读的有效数据，并传递给主处理器内核电路1210 ；
[0076]协处理器控制单兀1226，负责将对协处理器的控制信息以信号1106的形式广播到主处理器外部。此实施例中的控制信息具体指协处理器停机信息；
[0077]中断请求收集单元1227，负责接收经过汇总的中断请求信号1107，并将有效的中断请求传递给主处理器内核电路1210。
[0078]本发明的一个实施方式的协处理器1300内部结构如图4所示:
[0079]协处理器内核电路1310，主要实现指令的执行和数据的存取等协处理器数据处理功能；协处理器中与主处理器接口的相关电路应至少包括如下部分:
[0080]指令接收和判别单元1321，负责接收主处理器发出的指令广播信号1101，并进行译码，如果经译码后，确认该广播指令为本协处理器可执行的指令，则控制指令命中标志信号1302输出有效值，如果未能确认该广播指令为本协处理可执行的指令，则控制指令命中标志信号1302输出无效值；
[0081]本地寄存器读写控制单元1323，负责接收主处理器发出的地址广播信号1103，并进行地址判别，如果经判别确认该地址指向本协处理器的某个可访问寄存器，则依据1106的读写控制信息，控制该寄存器与并行读写数据接口 1104或1305进行对应的数据存取；如果经判别确认该地址不指向本协处理器的任何可访问寄存器，则控制并行读数据接口1305输出无效值；
[0082]控制信息接收单元1326，负责接收主处理器发出的控制广播信号1106，并进行有效控制信息提取，并将提取的有效控制信息转发给协处理器内核电路1310 ；此实施例中控制信息具体指读写控制信息和停机控制信息；
[0083]中断请求发送单元1327，负责实时侦测协处理器内核电路1310是否有任何异常发生，如果发生异常，则控制中断请求接口信号1307输出有效值。
[0084]以上对本发明的实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明申请范围所作的均等变化与改进等，均应仍归属于本发明的专利涵盖范围之内。
【权利要求】
1.主处理器与若干协处理器的嵌入式连接方法，其特征在于包含: 主处理器以广播的方式同时向每个协处理器发出相同的并行的指令信息，供相关的协处理器收取和解析，指令信息为一组既定的指令集； 将各协处理器发出的指令命中标志信号经过汇总合为一位总标志信息送往主处理器，只能有一个协处理器的指令命中标志信号为有效值； 主处理器以广播的方式同时向每个协处理器发出相同的并行的地址信息，供相关的协处理器收取和解析，地址信息为一组既定的地址编码，每个地址编码对应若干协处理器中的一组或多组可访问的寄存器； 主处理器以广播的方式同时向每个协处理器发出相同的并行的数据信息，供相关的协处理器收取； 若干协处理器发出的并行数据信息经过汇总合并为一组并行数据送往主处理器，同一时刻只能有一个协处理器的数据信号为有效值； 主处理器以广播的方式同时向每个协处理器发出相同的并行的控制信息，供相关的协处理器收取； 各协处理器发出的中断请求信号经过汇总合并为一位总中断请求信号送往主处理器，同一时刻允许有多个协处理器的中断请求信号为有效值； 每个协处理器通过一套独立的片内总线读写接口可以自主地访问片内总线上的各个从设备；以及 主处理器和所有协处理器共享同一个时钟和外部复位信号。
2.主处理器与若干协处理器嵌入式连接的接口，其特征在于所述接口包括: 对于每个协处理器，至少有一套由主处理器发出的并行的指令信号接收接口，主处理器通过广播的方式同时向每个协处理器发出指令信息； 对于每个协处理器，至少有一个由协处理器发出的指令命中标志信号接口，若干协处理器的命中标志信号经标志汇总电路合并后，由主处理器进行接收； 对于每个协处理器，至少有一套由主处理器发出的并行的地址信号接收接口，主处理器通过广播的方式同时向每个协处理器发出地址信息； 对于每个协处理器，至少有一套由主处理器发出的并行的数据信号接收接口，主处理器通过广播的方式同时向每个协处理器发出数据信息； 对于每个协处理器，至少有一套由协处理器发出的并行的数据信号接口，若干协处理器的并行数据信号经回读数据汇总电路合并后，由主处理器进行接收； 对于每个协处理器，至少有一套由主处理器发出的控制信号接收接口，主处理器通过广播的方式同时向每个协处理器发出若干控制信号； 对于每个协处理器，至少有一套由协处理器发出的中断请求信号接口，若干协处理器的中断请求信号经中断汇总电路合并后，由主处理器进行接收； 对于每个协处理器，有一套独立的片内总线读写接口，通过该接口各协处理器可以自主地访问片内总线上的各个从设备； 主处理器和所有协处理器共享同一个时钟和外部复位信号。
3.根据权利要求2所述的主处理器与若干协处理器的嵌入式连接接口，其特征在于:所述主处理器内部结构包括: 主处理器的内核电路，主要实现通用处理器常规的计算和控制功能； 指令广播单元，负责将主处理器每条指令周期内新取得的指令，以并行信号的形式广播到主处理器外部； 指令命中监测单元，负责判断汇总后的指令命中标志信息是否为有效值，如被判断为无效值，则负责向内核电路发起本条指令为非法指令的标示信号； 协处理器寄存器读写控制单元，负责将内核电路发起的对某个或多个协处理器的内部寄存器的写操作或读操作转化为对多个接口信号的一系列控制； 协处理器控制单元，负责将对协处理器的控制信息以信号的形式广播到主处理器外部; 中断请求收集单元，负责接收经过汇总的中断请求信号，并将有效的中断请求传递给内核电路。
4.根据权利要求2或3所述的主处理器与若干协处理器的嵌入式连接接口，其特征在于所述协处理器内部结构包括: 协处理器内核电路，主要实现指令的执行和数据的存取处理功能； 指令接收和判别单元，负责接收主处理器发出的指令广播信号，并进行译码，如果经译码后，确认为本协处理器可执行指令，则控制指令命中标志信号输出有效值，否则输出无效值； 本地寄存器读写控制单元，负责接收主处理器发出的地址广播信号并进行地址判别，如果经判别确认该地址指向本协处理器的某个可访问寄存器，则依据读写控制信息控制该寄存器与并行读写数据接口进行对应的数据存取；否则控制并行读数据接口输出无效值； 控制信息接收单元，负责接收主处理器发出的控制广播信号，并进行有效控制信息提取，并将提取的有效控制信息转发给协处理器内核电路； 中断请求发送单元，负责实时侦测协处理器内核电路是否有任何异常发生，如果有异常则控制中断请求接口信号输出有效值。
【文档编号】G06F13/40GK104298639SQ201410490578
【公开日】2015年1月21日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】王粟 申请人:天津国芯科技有限公司