断电记忆装置及其系统的制作方法

本发明涉及一种记忆装置及其系统，特别是涉及一种断电记忆装置及其系统。

背景技术：

参阅图1，为现有的断电记忆系统的架构图，该断电记忆系统是通过一电容C3来对一处理单元MCU和一电子装置进行放电以使该处理单元MCU内的一内存能维持电量，而能储存一断电前的记忆数据，当该断电记忆系统复电时该电容C3的电压大于一默认电压值时，则该断电记忆系统即能继续断电前的状态运行。而现有的该断电记忆系统的执行步骤如下所述：

(A)利用处理单元MCU的C端来判断该断电记忆系统是否断电，判断所需的时间为T1。

(B)判断为断电后，该处理单元MCU和一控制线路即关闭，这期间所需的时间为T2。

(C)该系统复电后该电容C3的电压大于等于该默认电压值，则该处理单元MCU即会读取该内存内断电前的该记忆数据，使该断电记忆系统继续断电前的工作状态。其中，该处理单元MCU关闭控制线路到该断电记忆系统复电的这段期间的电容C3放电的时间为T3。

因此，该断电记忆系统所能记忆的总时间T(T＝T1+T2+T3)由该电容C3储存的电压量来决定，又该处理单元MCU是以非低功耗状态来运作，所以在T1与T2的这两段时间耗电会较大，所以T3的时间极有可能被压缩，倘若为了不压缩到T3的时间，而仅压缩T1的时间，则该处理单元MCU则无法正确地判断该断电记忆系统断电的状况，势必会提高误判的几率。

技术实现要素：

本发明的目的在于提供一种可稳定储存数据，并能调整断电记忆的最大时间，及减少断电误判几率的断电记忆装置及其系统。

本发明的断电记忆装置，适用于电连接一电子装置，该断电记忆装置包含一开关、一储能模块及一处理器。

该开关包括一接收一直流电压的输入端、一接收一控制讯号的控制端，及一输出端，该开关根据该控制讯号切换于导通与不导通间，以决定是否由该输出端提供一相关于该直流电压的电压。

该储能模块电连接该开关的输出端以接收该电压，并根据该开关的导通或不导通，而产生一判断电压，该判断电压的变化追随该开关的输出端的该电压。

该处理器电连接该储能模块与该开关，且产生该控制讯号，并包括一将该判断电压转换成一数字量的转换器、一电连接该转换器以接收该数字量并储存该数字量和该电子装置断电前的一工作数据的非挥发性内存，及一电连接该非挥发性内存的运算器，且当系统复电时该运算器读取储存于该非挥发性内存的该数字量，并通过该运算器判断是否读取该非挥发性内存内的该工作数据。

较佳地，该储能模块包括一电解电容、一第一二极管、一第一电阻，及一第二电阻。

该电解电容具有一电连接该开关的该输出端的第一端，及一接地的第二端。

该第一二极管具有一电连接该电解电容的第一端的阳极，及一阴极。

该第一电阻具有一电连接该第一二极管的阴极的第一端，及一接地的第二端。

该第二电阻具有一电连接该第一电阻的第一端的第一端，及一电连接该处理器以供该处理器读取该判断电压的第二端。

较佳地，该开关还包括一晶体管、一第三电阻、一第四电阻、一电容、一第五电阻、一第六电阻，及一第二二极管。

该晶体管具有一电连接该输入端的第一端、一第二端，及一第三端。

该第三电阻具有一电连接该晶体管的第一端的第一端，及一电连接该晶体管的第三端的第二端。

该第四电阻具有一电连接该晶体管的第三端的第一端，及一第二端。

该电容具有一电连接该第四电阻的第二端的第一端，及一电连接 该控制端的第二端。

该第五电阻具有一电连接该晶体管的第一端的第一端，及一电连接该电容的第二端的第二端。

该第六电阻具有一电连接该晶体管的第二端的第一端，及一第二端。

该第二二极管具有一电连接该第六电阻的第二端的阳极，及一电连接该输出端以提供该电压的阴极。

较佳地，该处理器比较该判断电压与一默认值，当该数字量小于该默认值，则该处理器产生一指示待机的动作指令到该电子装置使该电子装置操作于一待机模式。

较佳地，当该数字量大于等于该默认值，该处理器读取该非挥发性内存内的该工作数据，且该处理器判断该工作数据为相关于一工作模式或一待机模式，该工作模式为系统断电前的一工作状态。

当该工作数据相关于该工作模式时，则该处理器产生指示该工作模式的一动作指令到该电子装置，使该电子装置操作于该工作模式，而继续该工作状态。

当该工作数据相关于该待机模式时，则该处理器产生指示待机模式的该动作指令到该电子装置，使该电子装置操作于该待机模式。

本发明的断电记忆系统包含，一断电记忆装置，及一电子装置。

该断电记忆装置包括一开关、一储能模块，及一处理器。

该开关具有一接收一直流电压的输入端、一接收一控制讯号的控制端，及一输出端，该开关根据该控制讯号切换于导通与不导通间，以决定是否由该输出端提供一相关于该直流电压的电压。

该储能模块电连接该开关的输出端，并根据该开关的导通或不导通，而产生一判断电压，该判断电压的变化追随该开关的输出端的该电压。

该处理器电连接该储能模块与该开关，且产生该控制讯号，并具有一将该判断电压转换成一数字量的转换器、一电连接该转换器以接收该数字量并储存该数字量和该电子装置断电前的一工作数据的非挥发性内存，及一电连接该非挥发性内存的运算器，且当系统复电时该运算器读取储存于该非挥发性内存的该数字量，并通过该运算器判 断是否读取该非挥发性内存内的该工作数据，并产生一动作指令。

该电子装置，电连接该处理器以接收该动作指令，并根据该动作指令使该电子装置操作于一工作模式与一待机模式两者其一。

较佳地，该储能模块具有一电解电容、一第一二极管、一第一电阻，及一第二电阻。

该电解电容具有一电连接该开关的该输出端的第一端，及一接地的第二端。

该第一二极管具有一电连接该电解电容的第一端的阳极，及一阴极。

该第一电阻具有一电连接该第一二极管的阴极的第一端，及一接地的第二端。

该第二电阻具有一电连接该第一电阻的第一端的第一端，及一电连接该处理器以供该处理器读取该判断电压的第二端。

较佳地，该开关还具有一晶体管、一第三电阻、一第四电阻、一电容、一第五电阻、一第六电阻，及一第二二极管。

该晶体管具有一电连接该输入端的第一端、一第二端，及一第三端。

该第三电阻具有一电连接该晶体管的第一端的第一端，及一电连接该晶体管的第三端的第二端。

该第四电阻具有一电连接该晶体管的第三端的第一端，及一第二端。

该电容具有一电连接该第四电阻的第二端的第一端，及一电连接该控制端的第二端。

该第五电阻具有一电连接该晶体管的第一端的第一端，及一电连接该电容的第二端的第二端。

该第六电阻具有一电连接该晶体管的第二端的第一端，及一第二端。

该第二二极管，具有一电连接该第六电阻的第二端的阳极，及一电连接该输出端以提供该电压的阴极。

较佳地，该处理器的该运算器比较该数字量与一默认值，当该判断电压小于该默认值，则该处理器产生指示待机的该动作指令到该电 子装置使该电子装置操作于一待机模式。

较佳地，当该数字量大于等于该默认值，该处理器读取该非挥发性内存内的该工作数据，且该处理器判断该工作数据为相关于一工作模式或一待机模式，该工作模式为系统断电前的一工作状态。

当该工作数据相关于该工作模式时，则该处理器产生指示该工作模式的该动作指令到该电子装置，使该电子装置操作于该工作模式，而继续该工作状态。

当该工作数据相关于该待机模式时，则该处理器产生指示待机模式的该动作指令到该电子装置，使该电子装置操作于该待机模式。

本发明的有益效果在于：通过改变该第一电阻的阻值而适当地延长/缩短本发明的一断电记忆时间，并通过该非挥发性内存使本发明达到更具稳定性及安全性高的功效。

附图说明

本发明的其他的特征及功效，将于参照图式的实施方式中清楚地呈现，其中：

图1是一电路图，说明现有断电记忆系统的一实施例；

图2是一电路图，说明本发明断电记忆系统的一实施例；

图3是一时序图，说明本发明断电记忆系统的该实施例的时序图；及

图4是一流程图，说明本发明断电记忆系统的该实施例的流程图。

具体实施方式

在本发明被详细描述前，应当注意在以下的说明内容中，类似的组件是以相同的编号来表示。

参阅图2，本发明断电记忆系统的一实施例，包含一断电记忆装置1，及一电子装置2。

该断电记忆装置1包括一开关11、一储能模块12，及一处理器13。

该开关11具有一接收一直流电压VDD的输入端14、一接收一控制讯号的控制端15，及一输出端16，该开关11根据该控制讯号切换于导通与不导通间，以决定是否由该输出端16提供一相关于该直流电压VDD的电压，而该开关11还具有一晶体管Q1、一第三电阻 R3、一第四电阻R4、一电容C、一第五电阻R5、一第六电阻R6，及一第二二极管D2。

该晶体管Q1具有一电连接该输入端14的第一端、一第二端，及一第三端。

该第三电阻R3具有一电连接该晶体管Q1的第一端的第一端，及一电连接该晶体管Q1的第三端的第二端。

该第四电阻R4具有一电连接该晶体管Q1的第三端的第一端，及一第二端。

该电容C具有一电连接该第四电阻R4的第二端的第一端，及一电连接该控制端15的第二端。

该第五电阻R5具有一电连接该晶体管Q1的第一端的第一端，及一电连接该电容C的第二端的第二端。

该第六电阻R6具有一电连接该晶体管Q1的第二端的第一端，及一第二端。

该第二二极管D2，具有一电连接该第六电阻R6的第二端的阳极，及一电连接该输出端16以提供该电压的阴极。

该储能模块12电连接该开关11的输出端16以接收该电压，并根据该开关11的导通或不导通，而产生一判断电压，该判断电压的变化追随该开关11的输出端16的该电压，而该储能模块12具有一电解电容C2、一第一二极管D1、一第一电阻R1，及一第二电阻R2。

该电解电容C2具有一电连接该开关11的该输出端16的第一端，及一接地的第二端。

该第一二极管D1具有一电连接该电解电容C2的第一端的阳极，及一阴极。

该第一电阻R1具有一电连接该第一二极管D1的阴极的第一端，及一接地的第二端。

该第二电阻R2具有一电连接该第一电阻R1的第一端的第一端，及一电连接该处理器13以供该处理器13读取该判断电压的第二端。

该处理器13电连接该储能模块12与该开关11，且产生该控制讯号，并具有一将该判断电压转换成一数字量的转换器131、一电连接该转换器131以接收该数字量并储存该数字量和该电子装置2断电前 的一工作数据的非挥发性内存133，及一电连接该非挥发性内存133的运算器132，且当系统复电时该运算器132读取储存于该非挥发性内存133的该数字量，并通过该运算器132判断是否读取该非挥发性内存133内的该工作数据，并产生一动作指令，该非挥发性内存133为一非易失性储存器(EEPROM)，但不以此为限。

该电子装置2电连接该处理器13以接收该动作指令，并根据该动作指令使该电子装置2操作于一工作模式与一待机模式两者其一，该工作模式为系统断电前的一工作状态。

同时参阅图3的时序图，并以以下三个模式来加以讨论：

模式一：该断电记忆系统断电，且该处理器13的一端口B输出的该控制讯号为一单纯的高电平。

由于该端口B的控制讯号无方波输出，因此该开关11呈现不导通的状态。

而此时的储能模块12的该电解电容C2由于未接收到该电压，因此该电解电容C2结束一以指数形式增加到一充电电压的充电模式而开始一以指数型式电压下降至0伏特而产生一放电电流的放电模式，且该放电电流经由该第一二极管D1和该第一电阻R1进行放电，因此，本发明断电记忆系统可通过该第一电阻R1的阻值来调控该放电的一放电时间，而该放电时间即为本发明断电记忆系统的断电记忆时间。

模式二：该断电记忆系统复电，且该处理器13的一端口B输出的该控制讯号为一单纯的低电平。

由于该端口B的控制讯号无方波输出，因此该开关11仍呈现不导通的状态，所以该电解电容C2仍为该放电模式，此时的该处理器13会通过一A端读取该储能模块12的该判断电压，并转换成该数字量而储存于该非挥发性内存133，以供该运算器132做后续的比较判断，判断方法会于后续说明书的图4的流程图加以说明。

模式三：该断电记忆系统持续供电，且该处理器13的该端口B输出的该控制讯号为一方波的该控制讯号。

该端口B的控制讯号输出该方波时，该开关11呈现导通的状态，所以该电解电容C2结束该放电模式而开始接收该输出端16的该电压 以进行该充电模式，且该处理器13不再通过该A端读取该储能模块12的该判断电压，此时的该电子装置2则根据该处理器13的该动作指令开始该工作模式或该待机模式的其中之一。

参阅图2和图4的流程图，为该断电记忆系统开机复电后的系统动作流程，说明如下所述：

(A)该处理器13读取该储能模块12的该判断电压。

(B)该处理器的该转换器131将该判断电压转换成该数字量。

(C)该处理器的该非挥发性内存133储存该数字量和该电子装置2断电前的该工作数据。

(D)该处理器13的该运算器132将该数字量与一由一使用者任意设定的默认值比较，当该数字量小于该默认值，则进入到步骤(D1)；相反地，当该数字量大于等于该默认值，则进入到步骤(D2)。

(D1)该处理器13产生指示该待机模式的该动作指令到该电子装置2，使该电子装置2操作于一待机模式。

(D2)该处理器13读取该非挥发性内存133内的该工作数据。

(D3)该处理器13判断该工作数据为相关于一工作模式或一待机模式，若该工作数据相关于该工作模式，则进入到步骤(D4)，若该工作数据相关于该待机模式，则回到步骤(D1)。

(D4)该处理器13产生指示该工作模式的该动作指令到该电子装置2，使该电子装置2操作于该工作模式，而继续该工作状态。

另外，在此更进一步的针对该步骤(B)加以说明：定义该直流电压VDD为5伏特，而该转换器131为8位，因此其转换后的数字量分辨率为VDD/2⁸，也就是说，假设该处理器13读取到的该判断电压为0.1953125伏特，则经由该转换器131转换后的该数字量如下(式1)所述：

5:256＝0.1953125:X (式1)

X＝10

其中，该参数X为该数字量，因此，很清楚的知道经由该转换器131转换后的0.1953125伏特的该判断电压，其转换后的该数字量约为10。

综上所述，上述实施例具有以下几项优点：

1.稳定地储存数据：由于本发明使用非易失性储存器EEPROM来取代传统的RAM，因此，即使没有一电力来维持也能保存该断电前的资料，而使本发明更具稳定性及安全性高的功效。

2.可调整断电记忆的最大记忆时间：上述实施例可通过改变该第一电阻R1的阻值而适当地延长/缩短该电解电容C2的放电时间，进而达到改变该断电记忆时间，且本发明不需花费时间于判断是否断电和关闭该处理器13。

3.减少断电误判的几率：本发明断电后，该处理器13会直接通过该端口B和该晶体管Q1的相配合，以直接控制该电解电容C2做充放电的选择，使本发明电器断电记忆系统不会有如传统断电记忆系统易有误判的可能性。所以确实能达成本发明的目的。

以上所述者，仅为本发明的实施例而已，当不能以此限定本发明实施的范围，即凡依本发明权利要求书及说明书内容所作的简单的等效变化与修饰，皆仍属本发明的范围。