用于通过叠加对总线进行频率控制的系统和方法与流程

本申请要求于2014年4月11日提交的题为“SYSTEMS AND METHODS FOR FREQUENCY CONTROL ON A BUS THROUGH SUPERPOSITION(用于通过叠加对总线上进行频率控制的系统和方法)”的美国专利申请序列号14/250,996的优先权，该申请通过援引全部纳入于此。

背景

I.公开领域

本公开的技术一般涉及改善数据总线上的信令。

II.背景

计算设备通常具有置于电路板上的多个集成电路。此类集成电路可以是处理设备、存储器单元、或具有其他功能性。这多个集成电路可通过数据总线通信地互连。同样，外围设备还可通过数据总线互连到电路板上的集成电路。

由于处理速度已在集成电路内部得到改善，所以对数据总线施加了同样改善速度的压力。例如，在改善的处理速度下，存在对跨这些类型的数据总线的较快的存储器访问的需求。数据总线上的速度是带宽和频率的函数。带宽和频率两者均涉及工程权衡。

带宽可通过增加被数据总线使用的导体的数量来增大。然而，添加的每个导体需要每个集成电路上的引脚，导体通过引脚耦合到集成电路。此类引脚因制造成本而相对昂贵，且将导体布线到引脚所需的附加区域在容适此类布线区域所需的空间方面也是昂贵的。频率可被增大，但此类频率增大因较高的时钟频率和增加的电磁兼容性(EMC)问题而以增大的功耗为代价来实现。

公开概述

详细描述中所公开的实施例包括用于通过叠加对总线进行频率控制的系统和方法。替代添加引脚或增大总线的工作频率，使用叠加将三个经编码信号放置在总线内的两条线路上。以此方式，可在两个导体上发送三比特，有效地消除了对附加引脚的需求并有效地增大了比特传输的频率而不必增大时钟速度。

在示例性实施例中，编码使得三比特中的两比特作为单端信号来提供，且第三比特作为导向到与前两比特中的一比特或另一比特相关联的引脚的差分信号来提供。由此，给定基线带宽，相当的带宽可在三分之二的频率处实现而无需增加引脚计数；在相同频率下，相当的带宽可在三分之二数量的引脚处实现，或者带宽可被增大百分之五十同时保持频率和引脚计数恒定。

就此而言，在一个实施例中，公开了一种用于跨总线传达数据的方法。该方法包括将数据信号解析成多个比特。该方法还包括标识多个比特中用于通过第一引脚在总线的第一导体上传输的第一比特。该方法还包括标识多个比特中用于通过第二引脚在总线的第二导体上传输的第二比特。该方法还包括基于多个比特中的第三比特的值将第三比特导向到第一比特或第二比特上。该方法还包括基于该导向将第三比特与第一比特或第二比特组合以及基于哪个比特被组合来向第一导体和第二导体中的一者发送组合比特。该方法还包括通过第一引脚和第二引脚向总线发送第一比特、第二比特和第三比特。

在另一实施例中，公开了一种集成电路内的配置成跨数据总线发送信号的发射机。该发射机包括配置成生成第一比特的第一比特源，该第一比特源耦合到集成电路上的第一外部引脚。该发射机还包括配置成生成第二比特的第二比特源，该第二比特源耦合到集成电路上的第二外部引脚。该发射机还包括配置成生成第三比特的第三比特源。该发射机还包括开关组装件，该开关组装件与第三比特源相关联且被配置成在第一外部引脚和第二外部引脚之间切换第三比特源。

在另一实施例中，公开了一种集成电路内的配置成从数据总线接收信号的接收机。该接收机包括耦合到集成电路内的第一负载的第一外部引脚。该接收机还包括耦合到集成电路内的第二负载的第二外部引脚。该接收机还包括耦合到第一负载和第二负载的控制系统。该控制系统被配置成检测第一负载上作为单端信号的第一比特。该控制系统还被配置成检测第二负载上作为单端信号的第二比特。该控制系统还被配置成检测第一负载和第二负载之间作为差分信号的第三比特。

在另一实施例中，公开了一种数据传输系统。该数据传输系统包括双导线数据总线。该数据传输系统还包括集成电路内的发射机。该发射机包括配置成生成第一比特的第一比特源，该第一比特源耦合到集成电路上的第一外部引脚，该第一外部引脚耦合到双导线数据总线中的第一导线。该发射机还包括配置成生成第二比特的第二比特源，该第二比特源耦合到集成电路上的第二外部引脚，该第二外部引脚耦合到双导线数据总线中的第二导线。该发射机还包括配置成生成第三比特的第三比特源。该发射机还包括开关组装件，该开关组装件与第三比特源相关联且被配置成在第一外部引脚和第二外部引脚之间切换第三比特源。

附图简述

图1是可包括根据本公开的示例性实施例操作的一个或多个总线的基于处理器的示例性系统的框图；

图2是根据本公开的基于电流的示例性实施例的与数据总线相关联的发射机的简化电路图；

图3A是可由图2的发射机跨总线发送的经编码输入比特表；

图3B是接收自总线和图2的发射机的输出值表；

图4是根据本公开的基于电压的示例性实施例的与数据总线相关联的发射机的简化电路图；

图5A是可由图4的发射机跨总线发送的经编码输入比特表；

图5B是接收自总线和图4的发射机的输出值表；

图6是可与图2或图4的发射机联用来为总线预编码数据以用于功率降低的系统的简化框图；

图7是解说预编码基于电流模式的实施例的示例性实施例的流程图；以及

图8是解说预编码基于电压模式的实施例的示例性实施例的流程图。

详细描述

现在参照附图，描述了本公开的若干示例性实施例。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实施例不必被解释为优于或胜过其他实施例。

详细描述中所公开的实施例包括用于通过叠加对总线进行频率控制的系统和方法。替代添加引脚或增大总线的工作频率，使用叠加将三个经编码信号放置在总线内的两条线路上。以此方式，可在两个导体上发送三比特，有效地消除了对附加引脚的需求并有效地增大了比特传输的频率而不必增大时钟速度。

在示例性实施例中，编码使得三比特中的两比特作为单端信号来提供，且第三比特作为导向到与前两比特中的一比特或另一比特相关联的引脚的差分信号来提供。由此，给定基线带宽，相当的带宽可在三分之二的频率处实现而无需增加引脚计数；在相同的频率下，相当的带宽可在三分之二数量的引脚处实现，或者带宽可被增大百分之五十同时保持频率和引脚计数恒定。

就此而言，图1是基于处理器的系统10的示例。在示例性实施例中，基于处理器的系统10可以是计算设备，包括但不限于移动终端(诸如智能电话、蜂窝电话、平板、膝上型计算机等等)、台式计算设备、或其他计算设备，包括但不限于机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频盘(DVD)播放器、和便携式数字视频播放器。

基于处理器的系统10包括一个或多个中央处理单元(CPU)12，其各自包括一个或多个处理器14。(诸)CPU 12可具有耦合到(诸)处理器14以用于对临时存储的数据快速访问的高速缓存存储器16。(诸)CPU 12耦合到系统总线18，且可将基于处理器的系统10中所包括的设备互耦。如众所周知的，(诸)CPU 12通过在系统总线18上交换地址、控制、和数据信息来与这些其他设备通信。例如，(诸)CPU 12可将总线事务请求传达到存储器系统20。

其它设备可被连接到系统总线18。如图1中所解说的，作为示例，这些设备可包括存储器系统20、一个或多个输入设备22、一个或多个输出设备24、一个或多个网络接口设备26、以及一个或多个显示器控制器28。(诸)输入设备22可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备24可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备26可以是被配置成允许往来于网络30的数据交换的任何设备。网络30可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、广局域网(WLAN)和因特网。(诸)网络接口设备26可被配置成支持所期望的任何类型的通信协议。

(诸)CPU 12还可被配置成在系统总线18上访问(诸)显示器控制器28以控制发送给一个或多个显示器32的信息。(诸)显示器控制器28经由一个或多个视频处理器34向(诸)显示器32发送要显示的信息，视频处理器34将要显示的信息处理成适于(诸)显示器32的格式。(诸)显示器32可包括任何类型的显示器，其包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。

显而易见地，基于处理器的系统10内的设备在系统总线18上通信。其他总线(未解说)可存在于特定设备之间，或连接到外围设备(诸如存储器棒、打印机等等)。如上所提及的，存在对增大基于处理器的系统10内的设备工作的速度日益增大的压力。相应地，存在增大设备彼此通信的速度以利用增大的处理器速度和时钟速度的压力。通常，速度的增大是通过增大的带宽或增大的频率来实现的。增大的带宽通常是通过增加耦合设备的传导元件的数量来实现的。然而，每个此类传导元件需要设备处的相应引脚。如所提及的，此类引脚占用空间且是此类设备的相对昂贵的部分。此外，随着此类传导元件的数量增加，对此类传导元件布线变得日益具有挑战性。速度的增大可通过时钟速度的增大来实现，但时钟速度的增大增加了电磁兼容性问题以及消耗更多功率。相应地，存在能够改善通信速度而不必增大时钟速度或添加引脚的需求。

本公开提供了可藉以实现改善通信速度的多种技术。在示例性实施例中，编码数据流允许两个导体传输两个单端信号且相同的两个导体被用于通过电流或电压叠加来传输附加差分信号。

就此而言，图2解说了基于电流的发射机40的示例性实施例的简化示意图。电压源V_DD 42被提供给第一电流源44和第二电流源46。第一电流源44选择性地耦合到引脚48，引脚48耦合到第一传导介质50。开关52为第一电流源44提供选择性连接。第二电流源46选择性地耦合到引脚54，引脚54耦合到第二传导介质56。开关58为第二电流源46提供选择性连接。传导介质50、56耦合到相应的负载R_termx 60和R_termy 62。该电流模式实施例维持恒定的驱动阻抗，其促成更好的信号完整性。应注意，在一些实施例中，整个电路可在极性上翻转而不失去本公开的益处。

继续参照图2，在示例性实施例中，引脚48和引脚54形成用于集成电路芯片的外部接口且传导介质50、56是形成总线(诸如系统总线18)的印刷电路板上的导线。类似地，相应负载R_termx 60和R_termy 62是第二集成电路芯片上的接收机的一部分，第二集成电路芯片被配置成接收传导介质50、56上的信号。

继续参照图2，差分电流源64包括第一差分源66和第二差分源68。第一差分源66通过开关70选择性地耦合到引脚48。第二差分源68通过开关72选择性地耦合到引脚54。

继续参照图2，控制系统74控制开关52、58、70和72。要从基于电流的发射机40发射的数据由相关联集成电路内的其他组件生成并传递给控制系统74。控制系统74对比特编码和排序以用于传输，并且随后激活开关52、58、70和72以将电流源44、46和64耦合到引脚48、54。以此方式，第一电流源44充当第一单端(SE₁)比特源，第二电流源46充当第二单端(SE₂)比特源，且差分电流源64使用引脚48、54两者作为差分路径。差分电流源64根据预定义表将其比特导向到传导介质50、56上。

就此而言，图3A将经编码输入比特解说为预定义表80。第一电流源44对应于比特A。第二电流源46对应于比特B，且差分电流源64对应于比特C。取决于第三比特为0还是1，差分电流源64将电流导向到“左”(即，引脚48)或到“右”(即，引脚54)。在示例性实施例中，左对应于0。图3B解说了在R_termx 60和R_termy 62处所接收的信号的输出表82。注意，如表80中所映射的，八个输入组合中的两个组合010和101将映射到等同的输出。相应地，这些输入组合中的一个组合(例如，010)被映射到引脚48、54两者上的0以避免重复输出条目。此映射在84处示出且与输出表82中的输出86形成对比。

通过将第三比特映射到引脚48或54上，来自相应电流源的电流相加以创建叠加信号。数据总线(例如，系统总线18)的远端处的接收机从两个单端信号中提取差分信号并重构原始比特序列。通过在通常分配给两比特的时间里发送三比特，本公开的实施例将数据速率相对增大了百分之五十，而无需添加额外的引脚或增大传送比特的频率。此增大的效率允许设计者基于设计需求来优化设计属性。即，如所提及的，数据速率可被增大。替换地，可维持数据速率，但时钟频率可被减小或总引脚计数可被减少。虽然图2示出了通过电流的叠加来创建第三比特，但本公开不如此限定。也可使用电压。

就此而言，图4解说了基于电压的示例性发射机90。电压源V_DD 92通过相应的开关98、100提供给第一节点94和第二节点96。节点94、96进而通过相应的开关102、104耦合到地。开关98、100有时被称为上拉(PU)开关。开关102、104有时被称为下拉(PD)开关。节点94可耦合到引脚48，引脚48耦合到第一传导介质50。第二节点96耦合到引脚54，引脚54耦合到第二传导介质56。传导介质50、56耦合到相应的负载R_termx 60和R_termy 62。R_termx 60和R_termy62被电压节点108提升至Vswing/2。

继续参照图4，控制系统110可控制开关98、100、102和104。如同基于电流的发射机40那样，开关被控制以跨传导介质50、56发送经编码比特。以此方式，可跨R_termx 60和R_termy62来创建电压电平-1/2Vswing、0和1/2Vswing。以此方式，基于电压的发射机90可包括第一单端比特源、第二单端比特源和差分路径。差分源根据预定义表将其比特导向到传导介质50、56上。

就此而言，类似于输入表80和输出表82，图5A解说了输入表112且图5B解说了输出表114。如同基于电流的发射机40那样，存在导致R_termx 60和R_termy 62处的相同输出(例如，010和101，其两者将产生-1/2和-1/2)的情形。相应地，这些输入组合中的一个组合(例如，010)被映射到引脚48、54两者上的0以避免重复输出条目。此映射在116处示出且与输出表114中的输出118形成对比。

注意，具有三个电压电平具有附加优点。具体地，具有三个电压电平提供了比4-PAM(脉冲振幅调制)更多的电压余裕，尽管少于2-PAM。然而，相对于2-PAM增大的数据速率使本公开的实施例比2-PAM更具吸引力。保留电压余裕提高了接收机在不同信号之间进行区分和并由此减小错误率的能力。

尽管图2和图4的实施例提供了比常规信令算法更好的数据速率同时保留了电压余裕，但这些实施例可通过预编码信号以用于功率节省来得到进一步改善。在最简单的实施例中，其中信号电平为1或0(即，地终接)，信号流被检查以查看是否存在多个1或0。因为0反映较少的功率花费(即，不必使用电流或电压来创建或发送0)，所以跨传导介质50、56发送更多0相对于具有更多1的信号导致功率节省。相应地，本公开的附加方面可选择性地将此类简单信号流反相以使得将通常具有比0多的1的信号流现在具有比1多的0。当此经反相的信号跨传导介质50、56发送时，与原本不反相的情况下发送相比，功率得到了节省。因为功率管理标志也可被发送，所以接收机知晓功率管理算法正被使用并对所接收到的信号进行解反相。对于未被地终接(即，Vtt终接)的实施例，功耗可通过使两个电压极端中的任一者处的传输最小化而被最小化。

就此而言，图6解说了具有功率预编码元件的三比特信令系统120。具体地，三比特信令系统120包括三比特发射机122，其可以是基于电流的发射机40或基于电压的发射机90。三比特发射机122耦合到传导介质50、56。三比特发射机122从功率预编码模块124接收经功率预编码信号。在传导介质50、56的远端处，接收机126从传导介质接收比特并向解映射模块128提供这些比特，解映射模块128查看收到值并将收到值和映射表作比较以提取发送的比特(例如，使用表112、114)。解映射出的比特被传递给功率预编码反转模块130并在接收机接收到功率管理标志的情况下，比特按需被反相。

继续参照图6，三比特发射机122可包括映射模块132和驱动器134。驱动器134可以是电流源44、46或基于电压的发射机90的上拉和下拉开关。

就此而言，以下伪代码可对电流模式预编码有效：

通过前一段的伪代码实现的函数通过图7中的过程140解说。过程140开始于功率预编码模块124对Ain、Bin和Cin的求和(框142)。功率预编码模块124确定Ain总和>总线宽度/2且Bin总和>总线宽度/2且Bin总和>Ain总和是否成立(框144)。如果答案为是，则Aout变成经反相的Bin并且Bout变成经反相的Ain。Cout变成Cin。Flag_A(标记_A)被设为1(框146)。然而，如果框144的答案为否，则功率预编码模块124确定Ain总和是否大于总线宽度/2(框148)。如果框148的答案为是，则Aout变成经反相的Ain；Bout变成Bin；并且Cout变成Cin。Flag_B(标记_B)被设为1(框150)。

继续参照图7，如果框148的答案为否，则功率预编码模块124确定Bin总和是否大于总线宽度/2(框152)。如果框152的答案为是，则Aout变成Ain且Cout变成Cin而Bout变成经反相的Bin。Flag_C(标记_C)被设为1(框154)。然而，如果框152的答案为否，则没有反相发生且标志被设为0(框156)。过程在框158处结束。

类似地，以下伪代码可对电压模式预编码有效：

通过前一段的伪代码实现的函数被图8中的过程160解说。过程160开始于功率预编码模块124确定Ain、Bin和Cin的总和(框162)。功率预编码模块124确定Ain总和是否大于总线宽度/2(框164)。如果框164的答案为否，则Aout变成Ain且Flag_A被设为0(框166)。然而，如果框164的答案为是，则Aout变成经反相的Ain且Flag_A被设为1(框168)。

继续参照图8，在设置Flag_A之后，功率预编码模块124确定Bin总和是否大于总线宽度/2(框170)。如果框170的答案为否，则Bout变成Bin且Flag_B被设为0(框172)。然而，如果框170的答案为是，则Bout变成经反相的Bin且Flag_B被设为1(框174)。

继续参照图8，在设置Flag_B之后，功率预编码模块124确定Cin总和是否大于总线宽度/2(框176)。如果框176的答案为否，则Cout变成Cin且Flag_C被设为0(框178)。然而，如果框176的答案为是，则Cout变成经反相的Cin且Flag_C被设为1(框180)。过程在框182处结束。

此类预编码算法的使用可导致用于电流模式的信令功率被减小11.32％且全摆幅转变被减小6.13％。同样，电压模式中的信令功率被减小6.73％且全摆幅转变被减小16.69％。

根据本文所公开的实施例的用于频率控制的系统和方法可被提供在或被集成到任何基于处理器的设备中。示例包括但不限于智能电话、平板、计算设备等等。

本领域技术人员将进一步领会，结合本文中所公开的实施例描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文中描述的设备可被采用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，且可被配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，以上已经以其功能性的形式一般地描述了各种解说性组件、框、模块、电路和步骤。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。

结合本文中所公开的实施例描述的各种解说性逻辑块、模块、和电路可用设计成执行本文中所描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件，或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器、或任何其它此类配置。

本文中所公开的各实施例可被实施在硬件和存储在硬件中的指令中，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM，或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。

还注意到，本文中任何示例性实施例中描述的操作步骤被描述是为了提供示例和讨论。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，在示例性实施例中讨论的一个或多个操作步骤可被组合。将理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术中的任何一种来表示信息和信号。例如，贯穿上面描述始终可能被述及的数据、指令、命令、信息、信号、比特、码元、以及码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。