专利名称：具有多条时钟线的信令的制作方法
技术领域：
本发明涉及具有多条时钟的信令。
背景技术：
安装在计算机电路板上的有源设备或集成电路(IC)之间的信令一般依赖于插件、插座、接线器、电缆、以及印制电路板特性的组合，以实现物理互连。参考图1，这种芯片对芯片的通信经常作为包含总线22的许多并行数据互连来实现。在一些信令模式中，数字数据表示为在关于一个或多个时钟信号的每个互连上传送的脉冲定时，这些时钟信号在由共源极26提供的时钟线24上传送。前向时钟信号一般以类似于它们伴随的数据信号的方式路由传送。输入/输出(I/O)收发机28和30之间的信号必须横越IC32上的信道段32和IC之间的信道段34，这些信道段有损伤，且对实际的低成本信道组件而言，与收发机电路本身相比，很少能支持要求的数据传输速率。这些损伤包括色散、窜扰、损耗、因失配而引起的反射、信道的低通滤波效果、以及在给定的误比特率(BER)的最大值一并在物理链接(电路板、插件和电路)的吞吐量上施加上限的其他因素。而且，由先前码元输出的残余信号组件之间的交互对码间干扰(ISI)有作用，这会进一步限制信道吞吐量。通过使用较高性能的组件和电路板材料，可稍微减轻物理信道容量这些损伤，但这会导致较大的成本。对总线增加额外的数据线也会增加关于功率和电路板布线空间的成本。
发明内容
可以取代传统的二进制信令而使用各种形式的调制，以通过更有效使用可用的信道带宽来产生数据吞吐量的优势。实际的数字宽带调制包括脉冲宽度调制(PWM)、相位调制(PM)、幅度调制(AM)、以及上升时间调制。存在用于改善信道的二进制吞吐量性能的现有的许多其他技术，包括如发射和/或接收边界均衡和回波消除的策略。通常使用回归基准或非回归基准差分信令。这些信令模式的许多种都可以分层，以一并形成，例如相位和幅度调制。
发射机和接收机中可以使用能够生成并把信号转换解析到窄的时间增量内的有源元件，以便实现PM、PWM以及类似的调制模式，其中信令转换的位置关于嵌入或并行的时间基准随时间变化。如图2所示，可关于信号转换42和精确已知时间的基准时钟转换44发生之间的时间差异40对数字数据编码。为了便于讨论，假设转换或者是电平变化，如用于基于电平的NRZ信令中；或者是脉冲，如用于RZ信令中。
物理链路的吞吐量的其中一个限制是定时分辨率，即，可确定时间差异40的精确性。依赖于关于基准转换相位的相位转换的分辨以获得时间解析的系统将贯穿从其定时基准转换分离信号转换的间隔40的期间积累临时的测量变化。把这种现象描述为抖动积分。抖动的来源可包括例如，电源变化或其他有源电路元件的同时切换。如果积分的抖动太高，则会导致转换到达时间的分类内的模糊或错误。期望抖动会随时间变化，增加和减少，经过长的定时间隔会出现最大可能的抖动积分。必须考虑当设定最坏的抖动界限时，将附加所有的抖动贡献的情况。
简而言之，当两个时间基准通过不同的物理段，一般是电路内的有源元件时，它们会关于彼此积累抖动。从共源极发出的信号被认为是一致的，且最初关于彼此具有零抖动。假设通过共享相同电源的类似邻近电路元件的信号将具有高度相关一起抖动，且其相关相位中有极少的净差异，这是可以接受的实际情况。当信号通过包含类似的物理信道的无源元件时，保存信号的抖动统计量，且信号抖动还会因为如电磁干扰(EMI)以及窜扰的来源而增加。
在使用数据总线的系统中，当分离数据线的转换和邻近基准时钟转换的时间差异40增加时，抖动积分增加。减少数据信道的数据差异40会减少抖动积累导致的相位测量误差。一些系统中，以足够高的速率产生基准时钟信号，这样测量延迟的错误最小。时钟转换44也可与数据线转换42对齐，以进一步减少相对的定时误差。然后在总线内使用匹配的电路和板结构和数据信号一起转送时钟基准。因为物理信道经常会用于限制已发射信号的频率频谱内容，则经常达到该时钟能运行的速率限制。时钟上的另一个限制因素是电磁EMI发射，它经常随频率增加，且必须满足关于其他系统组件的EMI拾取的规定和系统要求。
在相位调制系统中，调制器和解调器电路能使用最近的基准时钟转换作为定时基准，因此减少了与基准的时距，并导致抖动积分。对理想的(可能码元的最大数量)相位调制模式而言，在相位位置的连续范围上允许关于基准时钟的数据线转换。这就允许能提供无限数据吞吐量的任意大的码元集。实现这种吞吐量的实际障碍是主要因为电路和ISI抖动引起的在时间上定位转换的离散位置的可能受限的精确性。使用具有多个相位时隙的相位调制模式的单时钟基准意思是，数据线的转换对于时钟转换的时距会根据生成的调制状态而变化。设计者一般假设能确保抖动不会导致进入的数据信号的相位误分类(比特误差)的保守、最坏情况的抖动边界。
图1是由通信总线连接的电路的框图。
图2示出数据和时钟转换之间的时间差异。
图3是显示具有相位偏移的多时钟的定时示意图。
图4是显示时隙范围的数据码元的示意图。
图5是因抖动引起的定时不确定的曲线图。
图6示出单时钟相位调制模式。
图7是单时钟调制器的框图。
图8是单时钟解调器的框图。
图9示出双时钟相位调制模式。
图10是双时钟调制器的框图。
图11是双时钟解调器的框图。
图12是方波波形图。
图13是分段线性波形的曲线图。
图14示出谐波功率谱的曲线图。
图15示出谐波功率谱的曲线图。
图16是单时钟调制器的框图。
图17是双时钟调制器的框图。
图18是单时钟解调器的框图。
图19是双时钟解调器的框图。
具体实施例可使用多个时间基准信号(时钟)来改善例如，相位和脉冲宽度调制信号的定时分辨率。如图3所示，能从相同信源导出时钟信号，但该时钟信号关于彼此却有预先设计的数量50的相位偏移。调制器电路然后能把数据转换参照到其边缘最接近该转换的时钟信号。因为有更多的时钟转换，从数据信号转换到最近的时钟转换的时间间隔能减小。随数据转换及其基准时钟转换之间的事件距离的增加而增加的抖动积分也将减小，由此导致电路抖动的整体减小。这就导致较高的可获得带宽。在一些实施例中，多于一个时钟信号的增加因为导线路由的限制，可能要求牺牲相当的数据线，用于传送每个额外的时钟信号。然而，由一条(或更多)数据线的损失导致的总线带宽的合计减少在某些情况下将通过每条数据线的数据率的整体增加而得到弥补，可通过改善抖动跟踪带宽而使增加每条数据线的数据率成为可能。例如，有十条数据线，带宽的增加只会以10％的数量级，以调整对单个额外时钟线的补偿。随着数据线数量的增加，与额外时钟线的互换而牺牲数据线的影响会更小，导致数据率更为适当的增加以便补偿。
设定时钟数量和数据线数量之间的平衡中要考虑几个因素。目标是增加以给定的最大BER可实现的合计总线带宽。传送数据信号的单条数据线的以比特/秒的带宽等于码元中经表面的比特数除以该码元的时间长度(或码元周期)。数字信号是任一信号，其上已经使用定义一组码元的各种调制技术(例如，PWM、PM、AM、PAM、QAM)的任一种或其组合来编码数字数据(例如，比特序列)。数据线的带宽会随每个码元编码的位的数量而增加，这不仅仅依赖于电路抖动，还依赖于定时电路的精确性。开发额外的定时源所要求的电路所消耗的额外的晶片(on-die)面积也会限制时钟和数据线的数量。对合计带宽的完全优化来说，也应包括信道质量这样的事情，这会影响BER和最小码元周期。
在一些实施例中，系统可以使用在码元200上编码的数字数据，码元200只有在与基准时钟转换202有预定可能的时间延迟处出现的转换，时间延迟因此包含一组相位时隙204，如图4所示。考虑相等大小的相位时隙n，且假设抖动积分j随测量的延迟线性增加。然后，对于给定的码元周期，则转换之间能测量的相位(或时间延迟)的分辨率存在限制，且因此对码元期间内可放置的可分辨的相位时隙的数量有限制。如果转换位于距离其定时基准n个时隙的位置，且假设抖动等于n×时隙宽×j，则完全作为时钟抖动的结果，转换的相位范围从n×(1-j)×时隙宽到n×(1+j)×时隙宽。ISI、窜扰、设备失配、信道变化、阻抗失配是降级设计边界以及限制实际物理链路的整体链接性能的其他因素。对于定时变化的这些以及其他来源分配的定时预算定义为TBO(除时钟抖动外的定时预算)。定时变化的这些来源能通过统计分布来量化。例如，一些来源可作为截短的高斯分布来建模。可选择这种截短，以支持目标最大值BER，如10-16。一旦被截短，可把这些分布加在一起，以产生最坏情况的结果。因ISI引起的定时变化可由使用峰值失真分析来计算的边界函数分布而建模。
因为于相位时隙的总的范围208随距离最近的时钟转换的增加而增加，则在一些邻近相位时隙的距离会交迭206。当这种情况发生时，就不再可能分辨那些时隙内出现的数据转换。当(n-1)×(1+j)+TBO＝n×(1-j)-TBO时，其范围与下一个邻近时隙交迭的第一个时隙的位置就出现了，最远距离的可分辨的时隙nmax可解得为 这说明如果选择相等间隔的时隙，则参照特定时钟转换的离散相位位置的数量就有限制，而不管对于给定线性抖动的时隙的大小。
图5示出系统上抖动的安装影响倾向于在邻近的时钟转换之间有三十一个相等间隔的时隙，如上部轨迹62所示。这些相位时隙由相位时隙的数量标识，PSN＝1到PSN＝31。例如这个例子，假设TBO为0，这是两个时钟的性能交叉的不现实的最坏情况。实际的情况是TBO等于实际系统中已经观察到的总预算的0.25或一半，这会导致nmax的较低值。误差带(bar)60代表如果抖动以流逝时间(j＝0.04)的4％的速率积分时的每个相位位置的相位范围或“定时窗口”。
这些数字产生nmax＝13的值，它说明积分的抖动精确地沿与位置PSN＝12以及PSN＝13相关联的定时窗口的边缘，且作为对称，也在PSN＝19以及PSN＝20的位置。定时窗口的交迭会导致为从PSN＝12到PSN＝20的位置对进入的转换分类的模糊，呈现了这种无用的调制模式。较低的轨迹64说明对于中心位置在PSN＝16的这帧内增加单个额外时钟转换的益处。当在这个实施例中使用双时钟模式时，不可能有误分类。在基本时隙间隔的40％的抖动边界之间的最小界限发生在PSN＝7和PSN＝8之间(且也在PSN＝8和PSN＝9、PSN＝23和PSN＝24以及PSN＝24和PSN＝25之间)。
参考图6，考虑使用800皮秒(ps)基脉冲的系统的另一个实施例，在上升80和下降82转换上用四个相等间隔的400ps相位时隙调制该基脉冲。假设码元尾部要求800ps的间隔84，以使码间干扰(ISI)最小，因此形成4000ps的码元帧86。在这个系统中，码元中必须出现两个转换，一个在四个引导时隙80(对两个数据比特编码)的任一中，且另一个在拖尾组的四个时隙82(对另外两个数据比特编码)中。每个码元提供四个数据比特。图6示出当只放置单个对称时钟脉冲88的转换，以使最坏情况的数据转换的抖动积分最小时，到最近的基准转换的时间距离。假设时钟和数据线以相同的速率积累抖动。从图6可以看出，最坏情况的调制器抖动积分时间为600ps，或1.5个单位间隔，这就促使电路设计者消耗较大份额的抖动预算，以解决该问题。解调期间将导致更多的抖动。
图7示出了单时钟调制模式的实施例的概念示意图，其中使用图6假设的定时的单位延迟等于400ps。可使用与已调制的数据输出94使用的结构匹配的电路结构来转发时钟输出92，以考虑到因导线路由限制(例如，使用去偏移电路)引起的时间延迟，这样图7示出了这些延迟的相对延迟。第一个和第四个转换与时钟基准分开1.5个单位延迟。第二个和第三个转换与时钟基准分开0.5个单位延迟。在96处的数字数据输入确定选择到MUX98的哪个输入来驱动已调制的数据输出94。
图8示出相应的单时钟调制器。仲裁器101确定在其输入上首先发生哪个转换。如果仲裁器101首先确定发生的数据转换，则检测到时隙1。类似地，如果仲裁器102首先确定发生的数据转换，则检测到时隙2，且如果仲裁器103首先确定发生的数据转换，则检测到时隙3。在每个仲裁器处，解调器电路使用在两个可能的邻近数据转换中心(接收的“眼”的中心)放置时钟转换所必要的延迟。因此，解调器给予另一个单位间隔的抖动积分，总的抖动积分为2.5个单位间隔。如果时隙1-3内没有检测到数据转换，则作为图7示出的例子，可为带有保证转换的调制模式假设数据转换会在第四个时隙内到达；因此未使用仲裁器来检测时隙4。码元映射器104然后使用仲裁器的输出，以生成解码的数据输出105。
以上图9示出的调制模式与图6的调制模式是一致的，除了时钟。使用两个时钟，它们与时隙2和时隙3对齐。从图10可以看出，抖动积分时间在调制器处减少到一个单位间隔。解调器处增加额外的0.5个单位间隔的抖动积分，如图11所示。这导致1.5个单位间隔的总的积累的抖动积分时间，是单时钟情况的60％。再者，时隙4假设默认在码元映射器110中。
如所示，增加第二时钟基准到总线减少了抖动积分，而且甚至更大的增益也能获得。如对所示的例子增加第三时钟，会把抖动积分时间减少到0.5个单位间隔，是两个时钟情况的33％，而是单时钟情况的20％。
使用多个移相时钟的数字数据的传输也能通过其对EMI的影响，来提高幅度调制信号(例如，简单的二进制幅度调制的2-PAM)的性能。时钟不像数据，它具有对应于不变时间发射匹配的规则可替代的高/低幅度模式，且因此与发射频谱一般更为分布的相应的数据线相比，是EMI发射更坏的组成部分。以低于单时钟的频率操作的多时钟、较高速度的时钟能在减少导致EMI的发射频谱的同时，为幅度调制信号提供等效的定时基准。除了如上所述从较低抖动积分中的带宽增加外，相位调制信号也从多个移相的较低频率时钟的经减少的EMI中获益。
考虑使用二进制幅度调制的例子，用带有90度的相对相移两个半速时钟来取代单个全速时钟，这减少了EMI的发射而没有损害在给定最大BER处可实现的最大数据率。彼此之间具有90度的相对相移，这两个半速时钟共同提供具有与全速时钟相同间隔的基准边缘。如果调制器和解调器电路参照最近的时钟边缘，则没有进入额外的定时抖动，且转送的时钟使用匹配结构(例如，使用去偏移电路)。使用傅立叶级数分析比较这两个不同时钟模式的发射频谱如下。
周期性信号可表示为使用傅立叶级数的许多正弦频率分量的总和。这些频率分量是基本频率1/T的倍数，其中T是信号周期。由波形的形状确定每个构成分量的幅度。数字时钟信号经常方便地示意性表示为方波，如图12所示。周期为T的纯方波的傅立叶级数表示为f(t)=4AπΣn=1,3,51nsin(nω0t)]]>其中A是波形的幅度，而ω0是其基本频率，ω0＝2π/T。
高速时钟信号很少象完美的方波。相反，它们具有每一个大约为线性的有限的上升时间、下降时间、以及平稳段，形成如图13所示的周期为T、上升时间为R、而下降时间为F的分段的线性波形。如果采用相等的上升和下降时间，则傅立叶级数采用的形式为
f(t)=4ARTF×π2Σn=1,3,5sin(nπ×RTF)n2sin(nω0t)]]>其中RTF定义为由上升时间消耗的总周期的分式，RTF=RT.]]>如果我们考虑其中由半频率、有相对90度的相位偏移、具有相同上升时间(且因此有5％的RTF)的两个时钟代替具有10％的RTF的单高速时钟数字数据总线，则多时钟的频率频谱将在大部分频率分量上具有较低的幅度，如图14所示。
图14的曲线图示出一个半速时钟124、两个半速时钟126、以及一个全速时钟128的功率谱的相对幅度。尽管半速的一对时钟的基本频率分量具有两倍于单个全速时钟的功率122的组合功率120，但对高于全速频率以上的相对频率而言，两个半速时钟126具有比一个全速时钟128较低的功率，且因此具有较低的EMI发射。
如果选择多时钟模式，则可选择较长的上升时间，这会进一步减少谐波的大小。对于全速时钟在减少上升时间方面灵活性较小。如果比较10％(RTF＝0.1)的全速和半速上升时间，则半速时钟的谐波含量进一步减少，如图15所示。也应该注意到，如果第二条时钟线取代了数据线，则对总的EMI的贡献将会减少，这会超过通过用两个较低速时钟取代一个高速时钟所获得的EMI的减少。
图16示出使用一个全速时钟用于二进制幅度调制的示例性的发射机调制器电路。使用触发器(FF)150作为同步电路，以与时钟输入152同步。使用逻辑上为缓冲器的相应的FF补偿电路154来使转发时钟路径的抖动积分与数据路径的抖动积分匹配。使用均衡电路155来补偿已调制数据信号的频谱上的增益变化，如果让它未补偿，则会导致失真和较高的BER。
图17示出用于经修正以使用相位偏移90度的两个半速时钟的二进制幅度调制的示例性的发射机调制器。使用时钟数据响应于零相位时钟162和90度相移时钟164的边缘的时钟数据的触发器160来使数据与两个前向时钟同步。使用第一FF补偿框166和第二FF补偿框168来匹配时钟路径的抖动积分和数据路径的抖动积分。
图18示出与图16的调制器电路相应的使用全速时钟的示例性的接收机解调器电路。定时框170提供时钟放大和去偏移电路，以对齐时钟和数据。框170包括延迟锁定环(DLL)、相位内插器(interpolator)、电平转换器、以及接收机控制逻辑。相位1的时钟172和相位2的时钟174是具有由定时框170从时钟输入176生成的相对90度相移的半速时钟。然后使用交织电路组件，以分开地解码偶数和奇数的已调制数据码元。抽样器/均衡器178使用相位1的时钟172，以便解码偶数的已调制数据码元，而抽样器/均衡器180使用相位2的时钟174，以便解码奇数的已调制数据码元。由同步装置186对来自第一判决电路182的偶数数据与来自第二判决电路184的奇数数据进行交织，以产生已解码的数据输出188，图19示出相应于图17的调制器电路的使用两个半速时钟的接收机解调器电路。这个解调器电路的操作类似于图18的电路的操作。定时框190也提供时钟放大和去偏移电路，且包括相位内插器、电平转换器、以及接收机控制逻辑。然而，在这两个时钟解调电路中，定时框190从零度时钟192生成相位1的时钟196，而从90度时钟194生成相位2的时钟198。
权利要求
1.一种方法，包含在至少两条通信线路的各条上建立预定基准时间的至少两个序列，至少一个序列的至少一些基准时间输出现与另外的序列的至少一些基准时间的不同相，以及在一条或多条通信线路的数据信号上编码数字数据，这样至少一个数据信号和其中一条通信线路上最近的基准时间之间的时间差异比相同数据信号和另一条通信线路上的最近的基准时间之间的时间差异小。
2.如权利要求1所述的方法，其特征在于，所述基准时间是数字信号的上升或下降转换。
3.如权利要求1所述的方法，其特征在于，所述数据信号处在数字信号的上升或下降转换的多个可能的时间位置之一，其中这多个可能的时间位置包含数据码元。
4.如权利要求3所述的方法，其特征在于，所述编码包含把特定数字数据值与所述数据码元的多个可能的上升转换中的一个相关联，以及把特定数字数据值与所述数据码元的多个可能的下降转换中的一个相关联。
5.如权利要求1所述的方法，其特征在于，每一个数据信号包含数字信号的上升或下降转换的预定时间位置之间的多个可能幅度电平的其中一个。
6.如权利要求5所述的方法，其特征在于，所述编码包含把特定数字数据值与多个可能幅度电平的其中一个相关联。
7.如权利要求1所述的方法，其特征在于，该方法还包含基于数据信号和所述序列，对所述数字数据值解码。
8.如权利要求7所述的方法，其特征在于，所述解码包含延迟至少一个序列。
9.如权利要求7所述的方法，其特征在于，所述解码包含延迟至少一个数据信号。
10.如权利要求8或9所述的方法，其特征在于，所述解码还包含确定数据信号之一和基准时间之一之间的时间顺序。
11.如权利要求10所述的方法，其特征在于，基于所述时间顺序解码数字数据。
12.一种设备，该设备包含至少两个参考信号的源，每个参考信号包含预定基准时间的序列，至少一个序列的至少一些基准时间出现与另外的序列的至少一些基准时间的不同相；一种具有用于数据信号的一个或多个输出的调制器电路，其中数字数据已经在数据信号上编码，这样至少一个数据信号和其中一个参考信号上最近的基准时间之间的时间差异比相同数据信号和另一个参考信号上的最近的基准时间之间的时间差异小，所述调制器具有于参考信号的至少两个输出；一种具有用于数据信号的至少一个输入和用于参考信号的至少两个输入的解调器电路；以及包含通信线路的数据总线，通信线路连接到调制器电路和解调器电路，其中该数据总线能在调制器电路和解调器电路之间传输数据信号和参考信号。
13.如权利要求12所述的装置，其特征在于，所述基准时间是数字信号的上升或下降转换。
14.如权利要求12所述的装置，其特征在于，所述数据信号处在数字信号的上升或下降转换的多个可能的时间位置之一，其中这多个可能的时间位置包含数据码元。
15.如权利要求14所述的装置，其特征在于，所述调制器被配置成通过如下动作对数据信号上的数字数据编码把特定数字数据值与所述数据码元的多个可能的上升转换中的一个相关联，以及把特定数字数据值与所述数据码元的多个可能的下降转换中的一个相关联。
16.如权利要求12所述的装置，其特征在于，每一个数据信号包含数字信号的上升或下降转换的预定时间位置之间的多个可能幅度电平的其中一个。
17.如权利要求16所述的装置，其特征在于，所述调制器被配置成通过把特定数字数据值与多个可能幅度电平的其中一个相关联而在数据信号上编码数字数据。
18.如权利要求12所述的装置，其特征在于，所述解调器电路配置成基于数据信号和参考信号，对所述数字数据解码。
19.如权利要求18所述的装置，其特征在于，所述解调器电路还配置成延迟至少一个参考信号。
20.如权利要求18所述的装置，其特征在于，所述解调器电路还配置成延迟至少一个数据信号。
21.如权利要求19或20所述的装置，其特征在于，所述解调器电路还配置成确定其中一个数据信号和其中一个基准时间之间的时间顺序。
22.如权利要求21所述的装置，其特征在于，所述解调器电路还配置成基于所述时间顺序解码数字数据。
23.一种系统，该系统包含安装在至少一个电路板上的至少两个集成电路；数据总线；至少一个调制器电路；至少一个解调器电路；至少两个参考信号的源，每个参考信号包含预定基准时间的序列，至少一个序列的至少一些基准时间出现与另外的序列的至少一些基准时间的不同相；所述调制器电路具有用于数据信号的一个或多个输出，其中数字数据已经在数据信号上编码，这样至少一个数据信号和其中一个参考信号上最近的基准时间之间的时间差异比相同数据信号和另一个参考信号上的最近的基准时间之间的时间差异小，所述调制器具有于参考信号的至少两个输出；所述解调器电路具有用于数据信号的至少一个输入和用于参考信号的至少两个输入；以及所述数据总线包含通信线路，通信线路连接到调制器电路和解调器电路，其中该数据总线能在调制器电路和解调器电路之间传输数据信号和参考信号。
24.如权利要求23所述的系统，其特征在于，所述基准时间是数字信号的上升或下降转换。
25.如权利要求23所述的系统，其特征在于，所述数据信号处在数字信号的上升或下降转换的多个可能的时间位置之一，其中这多个可能的时间位置包含数据码元。
26.如权利要求25所述的系统，其特征在于，所述调制器配置成通过如下动作对数据信号上的数字数据编码把特定数字数据值与所述数据码元的多个可能的上升转换之一相关联，以及把特定数字数据值与所述数据码元的多个可能的下降转换之一相关联。
27.如权利要求23所述的系统，其特征在于，每一个数据信号包含数字信号的上升或下降转换的预定时间位置之间的多个可能幅度电平的其中一个。
28.如权利要求27所述的系统，其特征在于，所述调制器被配置成通过把特定数字数据值与多个可能幅度电平的其中一个相关联而在数据信号上编码数字数据。
29.如权利要求23所述的系统，其特征在于，所述解调器电路配置成基于数据信号和参考信号，对所述数字数据解码。
30.如权利要求29所述的系统，其特征在于，所述解调器电路还配置成延迟至少一个参考信号。
31.如权利要求29所述的系统，其特征在于，所述解调器电路还配置成延迟至少一个数据信号。
32.如权利要求30或31所述的系统，其特征在于，所述解调器电路还配置成确定其中一个数据信号和其中一个基准时间之间的时间顺序。
33.如权利要求32所述的系统，其特征在于，所述解调器电路还配置成基于所述时间顺序解码数字数据。
全文摘要
在至少两条通信线路的各条上建立预定基准时间的至少两个序列。至少一个序列的至少一些基准时间出现与另一序列的至少一些基准时间的不同相。在一条或多条通信线路的数据信号上数字数据编码，这样至少一个数据信号和其中一条通信线路上其中一个最近的基准时间之间的时间差异比相同数据信号和另一条通信线路上其中一个最近的基准时间之间的时间差异小。
文档编号H04L25/493GK1833396SQ200480022465
公开日2006年9月13日 申请日期2004年7月8日 优先权日2003年7月28日
发明者L·塔特, T·威格 申请人:英特尔公司