一种基于标准AMC平台的数据处理板系统的制作方法

本发明涉及电子通信技术领域，具体的涉及一种基于标准AMC平台的数据处理板系统。

背景技术：

随着电子通信的大力发展，数据处理板日新月异，随着AMC.0连接器的推广及应用，对数据处理板提出了更高的要求，目前基于标准AMC平台的数据处理板系统传输速度及转换能力欠佳，有待更一步开发。

技术实现要素：

针对上述现有技术存在的问题，本发明在现有技术基础之上作进一步改进，本发明涉及一种基于标准AMC平台的数据处理板系统，本发明集成P2020处理器与SRIO交换模块，提高了基于标准AMC平台的数据处理板系统的数据传输及交换能力。

本发明通过以下技术方案实现上述发明目的。

一种基于标准AMC平台的数据处理板系统，包括电源模块、智能管理单元、处理器单元、逻辑单元、SRIO交换模块和千兆以太网交换模块，所述电源模块用于向整板供电，所述智能管理单元与处理器单元通信连接，所述逻辑单元通过SRIO交换模块与处理器单元连接，处理器单元还与千兆以太网交换模块连接；

所述处理器单元包括一个freescale公司生产的P2020处理器，所述P2020处理器外接64位DDR3 SDRAM，所述DDR3 SDRAM由4片512MBx16的DDR3 SDRAM芯片组成，P2020处理器还通过Local Bus并采用CPLD逻辑方式连接3块FLASH芯片，3块FLASH芯片分别是：位宽为16位的2MB NOR Flash，位宽为16位的64MB NOR Flash，2GB NAND Flash。由于P2020的Local Bus是数据地址复用总线，需要使用胶联逻辑器件来分离数据和地址。故将P2020的Local Bus连接到CPLD。Flash的数据线和地址线也接到CPLD。采用CPLD逻辑的方式将P2020和Flash器件连接起来。

P2020处理器的2个SerDes lane与SRIO交换模块连接，P2020处理器的第0网络以GMII方式外接千兆以太网PHY芯片，经网络变压器连接到了ADF连接器。第1个网络以以GMII方式连接到了千兆以太网交换芯片。第2个网络控制器采用SerDes lane方式接到了千兆以太网交换芯片。

进一步的，所述智能管理单元包括Microsemiconductor公司生产的A2F200芯片。A2F200芯片内部集成微控制器子系统、FPGA、可编程模拟前端、模拟计算引擎。其中微控制器子系统为100MHz 32位的ARM Cortex-M3硬核，256KB Flash，64KB RAM，多级AHB总线，集成接口形式为RMII的10/100M以太网MAC，2个I2C控制器，2个UART控制器，2个SPI控制器，2个32位的定时器，32位的看门狗定时器，8通道的DMA控制器等资源。FPGA资源有20万门，4068个D触发器，8个RAM块，每个RAM块4608bits。可编程模拟部分有2个ADC和2个DAC，4个SCB，复用的8个比较器、4个电流监视器、4个温度监控器和8个双极高电压监视器。

进一步的，所述SRIO交换模块包括CPS1616 SRIO交换芯片，CPS1616内部含有16个SRIO lane，集成16个SRIO控制器，可灵活配置。外部参考时钟采用156.25MHz的差分晶振输入。CPS1616 SRIO交换芯片的前8个lane中，0-1连接XMC，2-3连接AMC，4-5连接P2020处理器，6-7连接逻辑单元。

进一步的，所述千兆以太网交换模块包括以太网交换芯片88E6131。88E6131有8个千兆以太网交换端口，其中3个端口集成了千兆以太网PHY模块；1个端口为并行MAC端口，可外接多种接口形式的百兆/千兆PHY芯片；4个端口为SerDes接口，可接SerDes接口的PHY芯片或MAC芯片。

进一步的，所述逻辑单元包括一个FPGA芯片，所述FPGA芯片为Xilinx公司的XC5VSX95T芯片，FPGA芯片与P2020处理器通过16位总线连接，FPGA芯片作为RAM挂接在POWER PC的BUS上（包括数据、地址、控制线、中断）；用FPGA芯片实现1路1x SRIO，与SRIO交换芯片连接；P2020连接器具有大量的GPIO口，包括中断，都连到了FPGA芯片上；FPGA芯片通过OC门电路，控制参数卡的复位引脚RESET。

进一步的，上述基于标准AMC平台的数据处理板系统还包括参数单元，所述参数单元的两个串口通过电平转换将TTL电平转换为LVCMOS后，与FPGA芯片连接，FPGA通过OC门电路，控制参数卡的复位引脚RESET。

进一步的，所述电源模块包括Linera公司的开关电源芯片LTC3773，所述开关电源芯片LTC3773提供3.3V的辅助供电电压和12V的整板供电电压，其中辅助供电电压用于智能管理单元供电。LTC3773有3路PWM输出，加上外围的MOSFET和电感可输出3路低电压，但是LTC3773的最高输入电压为7V，故需要主电源转一路较低电压品种输出。本方案中选择这挡电压为5.0V。LTC3773采用5.0V电源供电，外接MOSFET和电感输出3种电压，共采用2片LTC3773，对外输出1.0V、1.5V、1.2V、1.05V、1.25V、3.3V电压，采用TPS5430来转换时输出2.5V的电压，5.0V电源通过LDO芯片再转一路3.3V低纹波的电源提供给时钟缓冲器AD9522-4，用LDO芯片（TPS78601）将LTC3773输出的3.3V转换成1.9V输出。

进一步的，上述基于标准AMC平台的数据处理板系统还包括复位模块，复位模块采用一片可编程逻辑器件CPLD，复位的时间可通过编写CPLD的代码来进行，方便灵活，利于调试。

进一步的，上述基于标准AMC平台的数据处理板系统还包括时钟模块，所述时钟模块向SRIO交换模块提供125MHz差分参考时钟。本方案中采用2.048MHz的1单端晶振来产生125MHz的差分时钟，通过2个2选1的差分复用扇出时钟buffer来实现3选1。然后接入1片AD9522-4（PLL），进行倍频/分频，输出5路SRIO的125MHz差分参考时钟，其中AMC连接器1路，FPGA 2路，PowerPC 1路，还有1路输出到倍频buffer产生156.25MHz的参考时钟送入SRIO交换芯片；采用1颗单端晶振来产生2.048MHz的单端时钟，并通过ICS525-01RI进行倍频扇出，需要的倍频数有该buffer的输入控制管脚来配置；采用1颗单端晶振来产生100MHz的单端时钟，采用1颗单端晶振来产生25MHz的单端时钟。这两路单端时钟连接到IDT49FCT3805APYI，分别扇出4路100MHz的时钟和5路25MHz的时钟。

进一步的，上述基于标准AMC平台的数据处理板系统还包括扩展模块，所述扩展模块包括DSP子板和接口子板，护展子模块接口由2个XMC连接器和1个ERF8-060-05.0-L-DV-TR连接器组成。FPGA芯片和DSP子板（TMS320C6457）之间通过32位的EMIFA进行数据通信（包括数据、地址、控制线、中断）；FPGA芯片通过OC门电路，控制接口子板上的音频控制信号，接口子板的秒脉冲（上升时间~1us）送FPGA的时钟IO口，给金手指的自定义pin。

本发明与现有技术相比，至少具有以下益效果：

（1）本发明通过P2020处理器提高了数据处理能力，结合SRIO交换模块和千兆以太网交换模块，增加了信号交换速度。

（2）本发明中P2020处理器外接4片64位的512MBx16的DDR3 SDRAM芯片以及3片FLASH，使本发明具备较强的数据存储性能，有助于强化P2020的处据处理及传输能力。

（3）本发明时钟模块通过4颗晶振，为各模块提供各自所需时钟脉冲，提高了本发明的可控制性。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为本发明的原理框图；

图2为本发明中SRIO交换模块连接图；

图3为本发明中千兆以太网交换模块连接图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例1：

如图1所示，一种基于标准AMC平台的数据处理板系统，包括电源模块、智能管理单元、处理器单元、逻辑单元、SRIO交换模块和千兆以太网交换模块，电源模块用于向整板供电，智能管理单元与处理器单元通信连接，逻辑单元通过SRIO交换模块与处理器单元连接，处理器单元还与千兆以太网交换模块连接；

处理器单元包括一个freescale公司生产的P2020处理器， P2020处理器外接64位DDR3 SDRAM， DDR3 SDRAM由4片512MBx16的DDR3 SDRAM芯片组成，P2020处理器还通过Local Bus并采用CPLD逻辑方式连接3块FLASH芯片，3块FLASH芯片分别是：位宽为16位的2MB NOR Flash，位宽为16位的64MB NOR Flash，2GB NAND Flash。由于P2020的Local Bus是数据地址复用总线，需要使用胶联逻辑器件来分离数据和地址。故将P2020的Local Bus连接到CPLD。Flash的数据线和地址线也接到CPLD。采用CPLD逻辑的方式将P2020和Flash器件连接起来。本发明通过P2020处理器提高了数据处理能力，结合SRIO交换模块和千兆以太网交换模块，增加了信号交换速度。P2020处理器外接4片64位的512MBx16的DDR3 SDRAM芯片以及3片FLASH，使本发明具备较强的数据存储性能，有助于强化P2020的处据处理及传输能力。

P2020处理器的2个SerDes lane与SRIO交换模块连接，P2020处理器的第0网络以GMII方式外接千兆以太网PHY芯片，经网络变压器连接到了ADF连接器。第1个网络以以GMII方式连接到了千兆以太网交换芯片。第2个网络控制器采用SerDes lane方式接到了千兆以太网交换芯片。

实施例2：

本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中智能管理单元包括Microsemiconductor公司生产的A2F200芯片。A2F200芯片内部集成微控制器子系统、FPGA、可编程模拟前端、模拟计算引擎。其中微控制器子系统为100MHz 32位的ARM Cortex-M3硬核，256KB Flash，64KB RAM，多级AHB总线，集成接口形式为RMII的10/100M以太网MAC，2个I2C控制器，2个UART控制器，2个SPI控制器，2个32位的定时器，32位的看门狗定时器，8通道的DMA控制器等资源。FPGA资源有20万门，4068个D触发器，8个RAM块，每个RAM块4608bits。可编程模拟部分有2个ADC和2个DAC，4个SCB，复用的8个比较器、4个电流监视器、4个温度监控器和8个双极高电压监视器。

实施例3：

本实施例是在上述实施例基础上做的进一步改进，如图1和图2所示，在本实施例中SRIO交换模块包括CPS1616 SRIO交换芯片，CPS1616内部含有16个SRIO lane，集成16个SRIO控制器，可灵活配置。外部参考时钟采用156.25MHz的差分晶振输入。CPS1616 SRIO交换芯片的前8个lane中，0-1连接XMC，2-3连接AMC，4-5连接P2020处理器，6-7连接逻辑单元。

实施例4：

本实施例是在上述实施例基础上做的进一步改进，如图1和图3所示，在本实施例中千兆以太网交换模块包括以太网交换芯片88E6131。88E6131有8个千兆以太网交换端口，其中3个端口集成了千兆以太网PHY模块；1个端口为并行MAC端口，可外接多种接口形式的百兆/千兆PHY芯片；4个端口为SerDes接口，可接SerDes接口的PHY芯片或MAC芯片。

实施例5：

本实施例是在上述实施例基础上做的进一步改进，结合图1、图2和图3所示，在本实施例中逻辑单元包括一个FPGA芯片，所述FPGA芯片为Xilinx公司的XC5VSX95T芯片，FPGA芯片与P2020处理器通过16位总线连接，FPGA芯片作为RAM挂接在POWER PC的BUS上（包括数据、地址、控制线、中断）；用FPGA芯片实现1路1x SRIO，与SRIO交换芯片连接；P2020连接器具有大量的GPIO口，包括中断，都连到了FPGA芯片上；FPGA芯片通过OC门电路，控制参数卡的复位引脚RESET。

实施例6：

本实施例是在上述实施例基础上做的进一步改进，在本实施例中所述电源模块包括Linera公司的开关电源芯片LTC3773，所述开关电源芯片LTC3773提供3.3V的辅助供电电压和12V的整板供电电压，其中辅助供电电压用于智能管理单元供电。LTC3773有3路PWM输出，加上外围的MOSFET和电感可输出3路低电压，但是LTC3773的最高输入电压为7V，故需要主电源转一路较低电压品种输出。本方案中选择这挡电压为5.0V。LTC3773采用5.0V电源供电，外接MOSFET和电感输出3种电压，共采用2片LTC3773，对外输出1.0V、1.5V、1.2V、1.05V、1.25V、3.3V电压，采用TPS5430来转换时输出2.5V的电压，5.0V电源通过LDO芯片再转一路3.3V低纹波的电源提供给时钟缓冲器AD9522-4，用LDO芯片（TPS78601）将LTC3773输出的3.3V转换成1.9V输出。

实施例7：

本实施例是在上述实施例基础上做的进一步改进，结合结合图1、图2和图3所示，在本实施例中本发明还包括参数单元和复位模块，参数单元的两个串口通过电平转换将TTL电平转换为LVCMOS后，与FPGA芯片连接，FPGA通过OC门电路，控制参数卡的复位引脚RESET。复位模块采用一片可编程逻辑器件CPLD，复位的时间可通过编写CPLD的代码来进行，方便灵活，利于调试。

实施例8：

本实施例是在上述实施例基础上做的进一步改进，结合结合图1、图2和图3所示，在本实施例中本发明还包括时钟模块，所述时钟模块向SRIO交换模块提供125MHz差分参考时钟。本方案中采用2.048MHz的1单端晶振来产生125MHz的差分时钟，通过2个2选1的差分复用扇出时钟buffer来实现3选1。然后接入1片AD9522-4（PLL），进行倍频/分频，输出5路SRIO的125MHz差分参考时钟，其中AMC连接器1路，FPGA 2路，PowerPC 1路，还有1路输出到倍频buffer产生156.25MHz的参考时钟送入SRIO交换芯片；采用1颗单端晶振来产生2.048MHz的单端时钟，并通过ICS525-01RI进行倍频扇出，需要的倍频数有该buffer的输入控制管脚来配置；采用1颗单端晶振来产生100MHz的单端时钟，采用1颗单端晶振来产生25MHz的单端时钟。这两路单端时钟连接到IDT49FCT3805APYI，分别扇出4路100MHz的时钟和5路25MHz的时钟。

实施例8：

本实施例是在上述实施例基础上做的进一步改进，结合结合图1、图2和图3所示，在本实施例中本发明还包括扩展模块，所述扩展模块包括DSP子板和接口子板，护展子模块接口由2个XMC连接器和1个ERF8-060-05.0-L-DV-TR连接器组成。FPGA芯片和DSP子板（TMS320C6457）之间通过32位的EMIFA进行数据通信（包括数据、地址、控制线、中断）；FPGA芯片通过OC门电路，控制接口子板上的音频控制信号，接口子板的秒脉冲（上升时间~1us）送FPGA的时钟IO口，给金手指的自定义pin。

如上所述，可较好的实施本发明。