布局修正方法及系统与流程

本发明实施例总体涉及半导体领域，更具体地，涉及集成电路布局修正方法及系统。

背景技术：

随着特征尺寸的不断缩小和芯片功能的不断扩展，半导体芯片中的中间制程(meol)的临界间距也减小。为了制造这种小临界间距，制造期间需要大量的光掩模或更加简单的掩模。此外，当芯片中的电路单元的布局面积缩小时，电特性，诸如电路单元中的元件的电阻在制造之后很有可能偏离于期望的特性。面积缩小也导致电路单元在电迁移效应(em,electromigration,)免疫力方面性能劣化。

技术实现要素：

根据本发明的一个方面，提供了一种由至少一个处理器执行的布局修正方法，所述布局修正方法包括：通过所述至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从所述多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过所述至少一个处理器确定所述第一具体布局部分和所述第二具体布局部分是否耦合至第一信号等级；以及当所述第一具体布局部分和所述第二具体布局部分耦合至所述第一信号等级时，通过所述至少一个处理器将所述第一具体布局部分和所述第二具体布局部分合并为第一合并的布局部分。

根据本发明的另一方面，提供了一种电路单元布局，包括：多个具体布局部分；以及合并的布局部分，设置在所述电路单元布局的单元边界上，以用于电耦合所述多个具体布局部分中的第一具体布局部分和第二具体布局部分；其中，所述第一具体布局部分和所述第二具体布局部分耦合至相同的信号等级。

根据本发明的又一方面，提供了一种储存程序指令的永久计算机可读储存介质，当由计算机执行所述程序指令时，使所述计算机执行布局修正方法，所述布局修正方法包括：通过至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从所述多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过所述至少一个处理器确定所述第一具体布局部分和所述第二具体布局部分是否耦合至第一信号等级；以及当所述第一具体布局部分和所述第二具体布局部分耦合至所述第一信号等级时，通过所述至少一个处理器将所述第一具体布局部分和所述第二具体布局部分合并为第一合并的布局部分。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据一些实施例的集成电路(ic)芯片的设计流程的流程图。

图2是示出了根据一些实施例的布局修正方法的流程图。

图3是根据一些实施例的集成电路的层上的电路单元的电路单元布局的示意图。

图4是根据一些实施例的集成电路的层上的电路单元的修正的电路单元布局的示意图。

图5是根据一些实施例的集成电路的层上的电路单元的修正的电路单元布局的示意图。

图6是根据一些实施例的集成电路的层上的垂直电路单元的修正的电路单元布局的示意图。

图7是根据一些实施例的布局修正系统的功能框图。

图8是根据一些实施例的用于实施布局修正方法和布局修正系统的硬件系统的框图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

下文详细讨论本发明的实施例。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的特定实施例仅仅是说明性的，且并不用于限制本发明的范围。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”、“左”、“右”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。应当理解，当将元件称为“连接至”或“耦接至”至另一元件时，它可以直接连接或耦接至其他元件，或者可以存在中间元件。

图1是根据一些实施例的集成电路(ic)芯片的设计流程100的流程图。设计流程100使用一个或多个电子设计自动化(eda)工具来进行设计流程100中的一个或多个操作。

在ic设计阶段102中，由电路设计者提供ic芯片的高层级(high-level)设计。在一些实施例中，基于高层级设计，通过逻辑合成(logicsynthesis)来生成门级网表，并且将门级网表中的门极映射至标准单元库中的可用单元。本文使用的术语“网表”是指电路的基于图形的表示(诸如原理图)和/或基于文本的表示。

在平面规划(floorplanning)阶段104中，门级网表被分割为功能块，并且创建用于ic芯片的设计布局中的功能块的平面布置图。

在电源规划(powerplanning)阶段106中，对诸如vdd电源(如，供电电压)网和vss电源(如，接地电压)网的电源网进行布线。电源网包括若干金属层。例如，每一金属层都包括水平或垂直延伸的电源线或导电轨。堆叠金属层，从而使得任何邻近的金属层都将具有例如在正交方向上延伸的电源线或导电轨。

在放置阶段108中，将块中的逻辑门和寄存器的映射单元放置在设计布局中的特定位置。

在寄生参数提取和分析阶段，对包括布线的设计布局进行分析以提取设计布局中的寄生参数并且由此生成物理网表。

在物理验证和验收(signoff)阶段112中，对从设计布局生成的物理网表执行布局与原理图(lvs)验证，以确保设计布局与门级网表的对应。此外，例如，对设计布局执行设计规则检查(drc)，以确保设计不具有对于制造的电问题和光刻问题。可以执行增量修正(incrementalfixing)以在下线(tape-out)之前实现ic芯片设计的最终验收。

在制造ic的工艺中，多重图案化技术可以克服通过具有高图案密度的单掩模来对布局进行光刻的几何物理布局上的失真或偏差。通常来说，多重图案化技术包括相继使用多个不同的掩模以将它们的不同的特征图案化在衬底的层上的工艺，其中，多个不同的掩模具有形成在其上的不同的图案。因此，与单图案化技术相比，多重图案化技术可以产生多个期望的部件。然而，大量的掩模消耗会直接增加ic的成本。

图2是示出了根据一些实施例的布局修正方法200的流程图。可以应用布局修正方法200以修正集成电路(ic)的设计布局，从而在ic的制造期间减少掩模消耗的量。尤其是，应用布局修正方法200以修正ic中的电路单元的多个具体布局部分的设计布局。具体布局部分可以是电路单元的通孔结构(之后称为“通孔”)。通孔可以是电路单元的接触通孔和/或栅极通孔。在一些实施例中，可以在图1中描述和示出的设计流程100的平面规划阶段104、电源规划阶段106和/或放置阶段108中执行布局修正方法200。

参考图2，在操作202中，接收集成电路的设计布局。

在操作204中，扩展和/或显示设计布局中的电路单元的多个布局部分。多个布局部分包括电路单元的多个具体布局部分。多个具体布局部分可以是多个接触通孔、多个栅极通孔、多个源极/漏极和/或多个栅极。栅极通孔可以电耦合或直接连接至栅极，而接触通孔可以电耦合或直接连接至诸如源极区域或漏极区域的扩散区域。栅极可以是晶体管的控制端，而接触件可以是晶体管的源极端或漏极端。如果接触通孔电耦合至源极端，则接触通孔为源极通孔。如果接触通孔电耦合至漏极端，则接触通孔为漏极通孔。另外，多个接触通孔和多个栅极通孔可以位于设计布局的同一层中。特别地，多个接触通孔和多个栅极通孔可以位于设计布局的第一层中。换句话说，多个接触通孔和多个栅极通孔可以是设计布局的第一层级通孔。然而，这并不是对本实施例的限制。

在操作206中，如在操作2061至操作2064中进一步讨论的，分析电路单元布局的布局部分的分配，以确定电路单元的栅极通孔和源极通孔的位置、确定电路单元布局中的电源线的线宽、确定电路单元布局中的栅极通孔和源极通孔是否可以合并以及确定电路单元布局中的两个通孔之间的最小距离。在操作206中，确定电路单元的单元边界附近的多个栅极通孔和源极通孔。

当分析布局部分的分配时，首先选择电路单元布局的第一层中的多个栅极通孔和源极通孔。然后，确定电路单元布局的单元边界。在操作2061中，选择位于单元边界附近的栅极通孔和源极通孔，即，准则1。具体地，基于单元边界与栅极通孔和源极通孔中的每一个之间的距离，布局修正方法200确定哪一个通孔位于单元边界附近。可以从通孔的边缘至单元边界或从通孔的中心至单元边界来测量该距离。在一些实施例中，当单元边界与通孔之间的距离在通孔宽度的大约0至4倍的距离范围内(诸如4倍)时，将该通孔视为单元边界附近的通孔。通孔宽度可以是电路单元布局中的最小通孔宽度。然而，这并不是对本实施例的限制。

在操作2062中，布局修正方法200识别电路单元布局中的电源线，其中，电源线可以电耦合至电源电压或接地电压。然后，布局修正方法200测量电源线的线宽以确定线宽是否在宽度范围内，即，准则2。在一些实施例中，宽度范围可以为通孔宽度的3至11倍，诸如电路单元布局的通孔宽度或最小通孔宽度的8倍。如果线宽在宽度范围内，则布局修正方法200进行至操作2063。如果线宽未在宽度范围内，则布局修正方法200进行至操作214。

对于一些半导体制造工艺，晶体管的栅极通孔和源极通孔可以合并为合并的通孔结构，而一些半导体制造工艺不提供这样的服务。因此，在操作2063中，布局修正方法200在半导体制造工艺期间检查电路单元布局中的栅极通孔和源极通孔是否可以合并为合并的通孔结构，即，准则3。如果栅极通孔和源极通孔可以合并，则布局修正方法200进行至操作2064。如果栅极通孔和源极通孔不可以合并，则布局修正方法200进行至操作214。

在操纵2064中，布局修正方法200检查电路单元布局中的两个通孔之间的最小距离是否在预定距离范围内，即，准则4。在一些实施例中，预定距离范围可以大约为电路单元布局中的栅极间距的0.5至0.75倍和栅极长度的0.85至1.05倍的和。栅极间距可以为电路单元布局中的两条邻近的栅极线之间的最小栅极间距。栅极长度可以为电路单元布局中的栅极线的最小栅极长度。例如，预定距离范围可以为最小栅极间距的0.6倍和最小栅极长度的0.9倍的和。然而，这并不是对本实施例的限制。如果两个通孔之间的最小距离在预定距离范围内，则布局修正方法200进行至操作208。如果两个通孔之间的最小距离未在预定距离范围内，则布局修正方法200进行至操作214。

换句话说，如果全部准则1至4都检查通过，则布局修正方法200进行至操作208。如果准则1至4中的一个检查失败，则布局修正方法200进行至操作214。

在操作208中，测量单元边界附近的两个通孔之间的垂直距离，以确定垂直距离是否在第一距离范围内，即，规则1。在一些实施例中，第一距离范围可以约为电路单元布局中的通孔宽度的4.5至5.5倍。通孔宽度可以是电路单元布局中的最小通孔宽度。例如，第一距离范围可以约为最小通孔宽度的5倍。布局修正方法200选择具有在第一距离范围内的垂直距离的通孔对并且进行至操作210。如果两个通孔之间的垂直距离在第一距离范围内，则布局修正方法200进行至操作214。

换句话说，如果规则1检查通过，则布局修正方法200进行至操作210。换句话说，如果规则1检查失败，则布局修正方法200进行至操作214。

在操作210中，测量单元边界附近的两个通孔之间的水平距离，以确定水平距离是否在第二距离范围内，即，规则2。在一些实施例中，第二距离范围可以约为电路单元布局中的通孔宽度的6.5至7.5倍。通孔宽度可以是电路单元布局中的最小通孔宽度。例如，第一距离范围可以约为最小通孔宽度的7倍。布局修正方法200选择具有在第二距离范围内的水平距离的通孔对并且进行至操作212。如果两个通孔之间的水平距离在第二距离范围内，则布局修正方法200进行至操作214。

换句话说，如果规则2检查通过，则布局修正方法200进行至操作212。换句话说，如果规则2检查失败，则布局修正方法200进行至操作214。

在操作208和210之后，获得通孔对，其中，每一个通孔对都具有在第一距离范围内的垂直距离和在第二距离范围内的水平距离。

在操作212中，对在操作210中获得每一个通孔对都执行评估以确定通孔对是否可以合并为合并的通孔结构。评估包括确定通孔对是否电耦合至相同的信号等级，即，规则a。在操作212中也测量用于制造电路单元布局的两个通孔的掩模上的两个图案之间的最小距离，以确定最小距离是否在距离范围内，即，规则b。在一些实施例中，距离范围可以大约为电路单元布局中的栅极间距的1.8至2倍和栅极长度的0.45至0.6倍的和。栅极间距可以为电路单元布局中的两条邻近的栅极线之间的最小栅极间距。栅极长度可以为电路单元布局中的栅极线的最小栅极长度。例如，距离范围可以大约为电路单元布局中的最小栅极间距的2倍和最小栅极长度的0.5倍的和。然而，这并不是对本实施例的限制。如果通孔对电耦合至相同的信号等级并且掩模的最小距离在距离范围内，则布局修正方法200将通孔对合并为合并的通孔结构。如果通孔对未电耦合至相同的信号等级，则布局修正方法200不合并通孔对并且保持通孔对原封不动。然后，布局修正方法200进行至操作208以继续检查工艺。

换句话说，布局修正方法200检查规则a和规则b以选择性地合并通孔对。如果通孔对通过规则a和规则b检查，则布局修正方法200合并通孔对。如果通孔对未通孔规则a或规则b检查，则布局修正方法200保持通孔对原封不动并且检查下一通孔对。

因此，布局修正方法200反复执行操作208至212以检查并且合并电路单元布局的单元边界附近的通孔，直到将适当的通孔合并为轨(rail)。当根据操作206至212中的规则检查并且合并单元边界附件的所有通孔时，布局修正方法200进行至操作214。

在操作214中，获得电路单元的修正的电路单元布局，其中，将符合操作206至212中的规则的通孔合并为合并的通孔结构或轨。

根据操作202至214，将电路单元布局中的一些通孔合并为合并的通孔结构。合并的通孔结构的尺寸比未合并的单独的通孔结构大。在制造之后，合并的通孔结构表现比尚未被合并的单独的通孔结构好。例如，合并的通孔结构的通孔电阻或压降(也称为ir下降)小于未合并的通孔结构。此外，合并的通孔结构的工艺变化小于未合并的通孔结构。此外，合并的通孔结构还具有更好的电磁(em)免疫力。

在一些实施例中，当根据操作206至212中的规则检查并且合并单元边界附近的所有通孔时，还减少了电路单元的制造期间的掩模消耗。图3是根据一些实施例的ic的第一层上的电路单元的电路单元布局300的示意图。为了说明的目的，电路单元布局300可以为ic的第一层上的布局的一部分。电路单元布局300包括多个布局部分。在一些实施例中，多个布局部分包括多个接触通孔s1至s12、多个栅极通孔s13至s24、多个源极/漏极s25至s36和多个栅极s37至s44。电路单元包括p型区域302和n型区域304。第一邻接的单元306邻近p型区域302。第二邻接的单元308邻近n型区域304。因此，第一单元边界310可以为第一邻接的单元306与p型区域302之间的边界，并且第二单元边界312可以为第二邻接的单元308与n型区域304之间的边界。

当在半导体制造工艺下制造ic时，在通过多重图案化技术来对多个接触通孔s1至s12和多个栅极通孔s13至s24进行光刻时，多个接触通孔s1至s12和多个栅极通孔s13至s24之间的空间关系应该服从多重图案化布局规则。基本上，多重图案化技术是使用多个掩模来相继对晶圆的衬底进行光刻以用于增加集成电路的层上的部件密度的技术。

在一些实施例中，对于在执行布局修正方法200之前的电路单元布局300，用于制造或光刻电路单元的多个接触通孔s1至s12和多个栅极通孔s13至s24的掩模数量为八(8)。当分析多个接触通孔s1至s12和多个栅极通孔s13至s24之间的空间关系时，在电路单元布局300上示出多条指示线。粗虚线连接多个接触通孔s1至s12，并且细虚线连接多个栅极通孔s13至s24。具体地，如果通过粗虚线连接两个接触通孔，则不应该通过同一掩模来光刻这两个接触通孔。此外，如果通过细虚线连接两个栅极通孔，则不应该通过同一掩模来光刻这两个栅极通孔。因此，为了符合多重图案化技术的设计规则，通过第一掩模光刻接触通孔s2、s5、s8和s11。通过第二掩模光刻接触通孔s3和s9。通过第三掩模光刻接触通孔s1、s6、s7和s12。通过第四掩模光刻接触通孔s4和s10。通过第五掩模光刻栅极通孔s13、s19和s23。通过第六掩模光刻栅极通孔s14、s15、s20和s24。通过第七掩模光刻栅极通孔s16和s21。通过第八掩模光刻栅极通孔s17、s18和s22。

然后，可以通过布局修正方法200来修正电路单元布局300以减少掩模数量。在操作s2061中，计算单元边界310、312之间的距离和栅极通孔s13至s24和接触通孔s1至s12中的每一个之间的距离，以确定是否满足准则1。为了简洁，假设接触通孔s1至s12为源极通孔。在一些实施例中，单元边界310与通孔s1至s4、s13至s17之间的距离在距离范围内，诸如通孔宽度wvia的0至4倍。单元边界312与通孔s9至s12、s20至s24之间的距离在距离范围内。因此，确定通孔s1至s4、s13至s17、s9至s12、s20至s24为电路单元的单元边界附件的通孔。通孔宽度wvia为一侧的长度但是不限于图3中示出的方形通孔的一侧的长度。

在操作2602中，识别第一电源线314和第二电源线316。第一电源线314和第二电源线316可以基本设置在通孔s1至s4、s13至s17、s9至s12、s20至s24上面。此外，检查电源线314、316的线宽w1、w2以确定是否满足准则2。在一些实施例中，电源线314、316的线宽w1和w2在约为通孔宽度wvia的7.5至10倍的宽度范围内。

在一些实施例中，假设在操作2063中准则3检查通过。这意味着用于制造电路单元布局300的半导体制造工艺提供了将栅极通孔和源极通孔合并为合并的通孔结构的条件。

在操作2064中，测量电路单元布局300中的两个通孔之间的最小距离pvia以确定准则4是否检查通过。最小距离pvia为通孔与邻近的通孔之间的中心至中心距离。然而，这并不是对本实施例的限制。最小距离pvia可以为通孔与邻近的通孔之间的边缘至边缘距离。在一些实施例中，最小距离pvia在约为栅极间距的0.5至0.75倍和最小栅极长度lg的0.85至1.05倍的和的预定距离范围内。

然后，在操作s208中，测量通孔s1至s4、s13至s17、s9至s12、s20至s24中的两个通孔之间的垂直距离以确定规则1是否检查通过。例如，通孔s1与s15之间的垂直距离为v1。从通孔s1的边缘至通孔s15的边缘测量垂直距离v1。然而，这并不是对本实施例的限制。可以从通孔s1的中心至通孔s15的中心测量垂直距离v1。当获得所有两个通孔之间的垂直距离时，布局修正方法200可以确定哪一个通孔对具有在约为通孔宽度wvia的4.5至5.5倍的第一距离范围内的垂直距离。在一些实施例中，位于电路单元布局300的上侧处的通孔s1至s4、s13至s17具有在第一距离范围内的垂直距离。位于电路单元布局300的下侧处的通孔s9至s12、s20至s24具有在第一距离范围内的垂直距离。

然后，在操作s210中，测量通孔s1至s4、s13至s17、s9至s12、s20至s24中的两个通孔之间的水平距离以确定规则2是否检查通过。例如，通孔s1与s13之间的水平距离为h1。从通孔s1的边缘至通孔s13的边缘测量水平距离h1。然而，这并不是对本实施例的限制。可以从通孔s1的中心至通孔s13的中心测量水平距离h1。当获得所有两个通孔之间的水平距离时，布局修正方法200可以确定哪一个通孔对具有在约为通孔宽度wvia的6.5至7.5倍的第二距离范围内的水平距离。在一些实施例中，对于电路单元布局300的上侧，通孔对s15和s1、s1和s13、s13和s3、s3和s16、s16和s2、s2和s14、s14和s4、s4和s17具有在第二距离范围内的水平距离。对于电路单元布局300的下侧，通孔对s24和s11、s11和s23、s23和s9、s9和s21、s21和s12、s12和s24、s24和s10、s10和s22具有在第二距离范围内的水平距离。

在操作208和210之后，获得具有在第一距离范围内的垂直距离和在第二距离范围内的水平距离的通孔对。

在操作s212中，对于具有在第一距离范围内的垂直距离和具有在第二距离范围内的水平距离的每一个通孔对，布局修正方法200确定通孔对是否电耦合至相同的信号等级(即，规则a)，并且确定用于制造通孔对的掩模上的两个通孔图案之间的距离是否在约为栅极间距pgate的1.8至2倍和栅极长度lg的0.45至0.6倍的和的距离范围内(即，规则b)。从栅极的中心至邻近的栅极的中心测量栅极间距pgate。然而，这并不是对本实施例的限制。从栅极的边缘至邻近的栅极的边缘测量栅极间距pgate。当通孔对通过规则a和规则b检查时，将该通孔对合并为合并的通孔结构。在一些实施例中，通孔对s1和s13、s2和s14、s3和s16、s4和s17、s9和s21、s10和s22、s11和s23、s12和s24通过规则a和规则b检查。因此，将通孔对s1和s13、s2和s14、s3和s16、s4和s17、s9和s21、s10和s22、s11和s23、s12和s24合并为图4中相应地示出的合并的通孔结构sm1至sm8。

图4是根据一些实施例的ic的第一层上的电路单元的修正的电路单元布局400的示意图。在一些实施例中，当将电路单元布局300中的通孔对s1和s13、s2和s14、s3和s16、s4和s17、s9和s21、s10和s22、s11和s23、s12和s24分别合并为合并的通孔结构sm1至sm8时，用于制造或光刻通孔s5至s8、s15、s18至s20和sm1至sm8的掩模数量减少至六(6)。当分析通孔s5至s8、s15、s18至s20和sm1至sm8之间的空间关系时，在电路单元布局400上示出多条指示线。粗虚线连接多个通孔s5至s8，并且细虚线连接多个通孔s15、s18至s20、sm1至sm8。应该注意，为了简洁，图4中省略了其他类似的符号。具体地，如果通过粗虚线连接两个通孔，则不应该通过同一掩模来光刻这两个通孔。此外，如果通过细虚线连接两个通孔，则不应该通过同一掩模来光刻这两个通孔。因此，为了符合多重图案化技术的设计规则，通过第一掩模光刻通孔s5和s8。通过第二掩模光刻通孔s6和s7。通过第三掩模光刻通孔sm1、s19和sm7。通过第四掩模光刻通孔sm3和sm5。通过第五掩模光刻通孔sm2和sm8。通过第六掩模光刻通孔s15、sm4、s20和sm6。

应该注意，当将第一通孔和第二通孔合并为合并的通孔结构时，原始的第一和第二通孔(如，s1和s13)可以位于合并的通孔结构(如，sm1)下方，并且从电路单元布局的顶视图中不可以看到原始的第一和第二通孔。因此，图4中未示出通孔对s1和s13、s2和s14、s3和s16、s4和s17、s9和s21、s10和s22、s11和s23、s12和s24。换句话说，合并的通孔结构(如，sm1)可以视为配置为电耦合第一和第二通孔(如，s1和s13)的结构。

然后，可以通过布局修正方法200的操作208至212来修正电路单元布局400以进一步减少掩模数量。与电路单元布局300类似，在操作208中，测量通孔s5至s8、s15、s18至s20以及sm1至sm8中的两个通孔之间的垂直距离。

然后，在操作210中，测量通孔s5至s8、s15、s18至s20以及sm1至sm8中的两个通孔之间的水平距离。

在操作208和210之后，获得具有在第一距离范围内的垂直距离和在第二距离范围内的水平距离的通孔对。

在操作212中，对于具有在第一距离范围内的垂直距离并且具有在第二距离范围内的水平距离的每一个通孔对，布局修正方法200确定通孔对是否遵从以上所述的规则a和规则b。如果通孔对通过规则a和规则b检查，则将该通孔对合并为合并的通孔结构。

在一些实施例中，如图5所示，布局修正方法200反复执行操作208至212以检查并且合并电路单元布局400的单元边界附近的通孔，直到将所有候选通孔合并为如图5所示的轨。图5是根据一些实施例的ic的第一层上的电路单元的电路单元布局500的示意图。参考图5，将电路单元布局400中的通孔s5和sm1至sm4合并为第一通孔轨(或简称为轨)sr1，并且将电路单元布局400中的通孔s20和sm5至sm8合并为第二通孔轨sr2。因此，用于制造或图案化通孔s5至s8、s18至s19、sr1和sr2的掩模数量减少至五(5)。应该注意，为了简洁，图5中省略了其他类似的符号。

特别地，当分析通孔s5至s8、s18至s19、sr1和sr2之间的空间关系时，在电路单元布局500上示出多条指示线。粗虚线连接多个通孔s5至s8，并且细虚线连接多个通孔s18至s19、sr1和sr2。具体地，如果通过粗虚线连接两个通孔，则不应该通过同一掩模来光刻这两个通孔。具体地，如果通过细虚线连接两个通孔，则不应该通过同一掩模来光刻这两个通孔。因此，为了符合多重图案化技术的设计规则，通过第一掩模光刻通孔sr1和sr2。通过第二掩模光刻通孔s5和s8。通过第三掩模光刻通孔s6和s7。通过第四掩模光刻通孔s19。通过第五掩模光刻通孔s18。

结果，在通过布局修正方法200处理电路单元布局300之后，将电路单元布局300的上侧中的通孔s1至s4和s13至s17合并为第一通孔轨sr1，并且将电路单元布局300的下侧中的通孔s9至s12和s20至s24合并为第二通孔轨sr2。因此，布局修正方法200可以简化电路单元的电路单元布局并且减少用于制造电路单元的掩模数量。此外，通孔轨sr1(或sr2)具有更小的通孔电阻和更小的工艺变化。通孔轨sr1(或sr2)还具有更好的电磁(em)免疫力。

应该注意，上述电路单元布局300是多栅极器件的布局，但是这不是对本实施例的限制。当将布局修正方法200应用至垂直器件的布局时，布局修正方法200也具有类似的益处。图6是根据一些实施例的ic的第一层上的垂直电路单元的电路单元布局600的示意图。电路单元布局600已被布局修正方法200修正。垂直电路单元包括p型区域602和n型区域604。在一些实施例中，将位于电路单元布局600的上部单元边界处的通孔sv1至sv4合并为第一通孔轨svr1，并且将电路单元边界600的下部单元边界处的通孔sv5至sv8合并为第二通孔轨svr2。因此，当分析第一通孔轨svr1、第二通孔轨svr2、多个接触通孔sv9至sv16、以及多个栅极通孔sv17至sv18之间的空间关系时，在电路单元布局600上示出多条指示线。粗虚线连接多个接触通孔sv9至sv16以及多个栅极通孔sv17至sv20。细虚线连接第一通孔轨svr1、第二通孔轨svr2以及多个栅极通孔sv17至sv18。具体地，如果通过粗虚线连接两个通孔，则不应该通过同一掩模来光刻这两个通孔。如果通过细虚线连接两个通孔，则不应该通过同一掩模来光刻这两个通孔。因此，为了符合多重图案化的设计规则，通过第一掩模光刻第一通孔轨svr1和第二通孔轨svr2。通过第二掩模光刻接触通孔sv9、sv11、sv14和sv16。通过第三掩模光刻接触通孔sv10、sv12、sv13和sv15。通过第四掩模光刻栅极通孔sv17和sv19。通过第五掩模光刻栅极通孔sv18和sv20。修正电路单元布局600的操作与以上对电路单元布局300执行的操作类似，因此为了简洁而省略了具体描述。

图7是根据一些实施例的布局修正系统700的功能框图。在一些实施例中，布局修正系统700包括分配分析工具706和规则检查工具708。空间分析工具2406接收集成电路的设计布局702。显示工具704配置为显示集成电路的层中的多个布局部分。分配分析工具706配置为在操作2061、2062、2064、208、210和212中执行测量。分配分析工具706配置为在操作2061、2062、2064、208、210和212中执行测量。规则检查工具708配置为在操作2061、2062、2063、2064、208、210和212中执行检查。显示工具704还配置为显示集成电路的修正的电路单元布局。

图8是根据一些实施例的用于实施参考图2描述的布局修正方法和参考图7描述的布局修正系统700的硬件系统800的框图。系统800包括至少一个处理器802、网络接口804、输入和输出(i/o)器件806、储存器808、存储器812和总线810。总线810将网络接口804、i/o器件806、储存器808和存储器812耦合至处理器802。

在一些实施例中，存储器812包括随机存取存储器(ram)和/或其他易失性储存器件和/或只读存储器(rom)和/或其他非易失性储存器件。存储器812包括用户空间814和内核816，配置为储存由处理器802执行的程序指令和由程序指令访问的数据。

在一些实施例中，网络接口804配置为通过网络访问程序指令和远程储存的由程序指令访问的数据。i/o器件806包括被配置为使用户与系统800进行交互的输入器件和输出器件。例如，输入器件包括键盘、鼠标等。例如，输出器件包括显示器、打印机等。储存器件808配置为储存程序指令和由程序指令访问的数据。例如，储存器件808包括磁盘和光盘。

在一些实施例中，为了执行程序指令，处理器802配置为执行参考图2描述的方法实施例和参考图7描述的软件系统实施例。

在一些实施例中，程序指令储存在诸如一个或多个光盘、硬盘、非易失性存储器件的永久计算机可读记录介质中。

在一些实施例中，提供由至少一个处理器执行的布局修正方法。布局修正方法包括：通过至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过至少一个处理器确定第一具体布局部分和第二具体布局部分是否耦合至第一信号等级；以及当第一具体布局部分和第二具体布局部分耦合至第一信号等级时，通过至少一个处理器将第一具体布局部分和第二具体布局部分合并为第一合并的布局部分。

在一些实施例中，该布局修正方法还包括：通过所述至少一个处理器分析所述电路单元布局的多个具体布局部分的分配，以从所述多个具体布局部分确定第三具体布局部分和第四具体布局部分；通过所述至少一个处理器确定所述第三具体布局部分和所述第四具体布局部分是否耦合至第二信号等级；当所述第三具体布局部分和所述第四具体布局部分耦合至所述第二信号等级时，通过所述至少一个处理器将所述第三具体布局部分和所述第四具体布局部分合并为第二合并的布局部分；通过所述至少一个处理器确定所述第一合并的布局部分和所述第二合并的布局部分是否耦合至第三信号等级；当所述第一合并的布局部分和所述第二合并的布局部分耦合至所述第三信号等级时，通过所述至少一个处理器将所述第一合并的布局部分和所述第二合并的布局部分合并为轨。

在一些实施例中，所述第一信号等级、所述第二信号等级和所述第三信号等级为相同的信号等级。

在一些实施例中，分析所述电路单元布局的多个具体布局部分的分配，以从所述多个具体布局部分确定所述第一具体布局部分和所述第二具体布局部分包括：确定所述电路单元布局的单元边界；以及通过参考所述第一具体布局部分与所述单元边界之间的第一距离和所述第二具体布局部分与所述单元边界之间的第二距离来确定所述第一具体布局部分和所述第二具体布局部分。

在一些实施例中，所述第一距离和所述第二距离在所述电路单元布局的通孔宽度的0至4倍的距离范围内。

在一些实施例中，分析所述电路单元布局的多个具体布局部分的分配，以从所述多个具体布局部分确定所述第一具体布局部分和所述第二具体布局部分还包括：识别所述电路单元布局中的电源线；确定所述电源线的线宽是否在宽度范围内；其中，所述电源线耦合至供电电压，并且所述宽度范围为所述电路单元布局中的通孔宽度的3至11倍。

在一些实施例中，分析所述电路单元布局的所述多个具体布局部分的分配，以从所述多个具体布局部分确定所述第一具体布局部分和所述第二具体布局部分还包括：在半导体制造工艺期间，确定所述第一具体布局部分是否可以与所述第二具体布局部分合并。

在一些实施例中，分析所述电路单元布局的所述多个具体布局部分的分配，以从所述多个具体布局部分确定所述第一具体布局部分和所述第二具体布局部分还包括：

确定所述多个具体布局部分中的两个具体布局部分之间的最小距离是否在距离范围内；其中，所述距离范围为所述电路单元布局中的栅极间距的0.5至0.75倍和栅极长度的0.85至1.05倍的和。

在一些实施例中，该布局修正方法还包括：确定所述第一具体布局部分与所述第二具体布局部分之间的垂直距离是否在第一距离范围内；以及确定所述第一具体布局部分与所述第二具体布局部分之间的水平距离是否在第二距离范围内；其中，所述第一距离范围与所述第二距离范围不同。

在一些实施例中，所述第一距离范围为所述电路单元布局中的通孔宽度的4.5至5.5倍，并且所述第二距离范围为所述通孔宽度的6.5至7.5倍。

在一些实施例中，确定所述第一具体布局部分和所述第二具体布局部分是否耦合至所述第一信号等级还包括：确定用于制造所述多个具体布局部分中的两个具体布局部分的掩模上的两个图案之间的最小距离是否在距离范围内；其中，所述距离范围为所述电路单元布局中的栅极间距的1.8至2倍和栅极长度的0.45至0.6倍的和。

在一些实施例中，提供了一种电路单元布局。电路单元布局包括多个具体布局部分和合并的布局部分。合并的布局部分设置在电路单元布局的单元边界上，以用于电耦合多个具体布局部分中的第一具体布局部分和第二具体布局部分。第一具体布局部分和第二具体布局部分耦合至相同的信号等级。

在一些实施例中，所述合并的布局部分还电耦合所述多个具体布局部分中的第三具体布局部分和第四具体布局部分，并且所述第三具体布局部分和所述第四具体布局部分耦合至所述相同的信号等级。

在一些实施例中，所述合并的布局部分为所述电路单元布局的单元边界中的轨。

在一些实施例中，所述第一具体布局部分与所述单元边界之间的第一距离和所述第二具体布局部分与所述单元边界之间的第二距离在所述电路单元布局中的通孔宽度的0至4倍的距离范围内。

在一些实施例中，该电路单元布局还包括：电源线；其中，所述电源线的线宽在宽度范围内，所述电源线耦合至供电电压，并且所述宽度范围为所述电路单元布局中的通孔宽度的3至11倍。

在一些实施例中，所述多个具体布局部分中的两个具体布局部分之间的最小距离在为所述电路单元布局中的栅极间距的0.5至0.75倍和栅极长度的0.85至1.05倍的和的距离范围内。

在一些实施例中，所述第一具体布局部分与所述第二具体布局部分之间的垂直距离在第一距离范围内，以生成第一确定的结果，所述第一具体布局部分与所述第二具体布局部分之间的水平距离在第二距离范围内，所述第一距离范围为所述电路单元布局中的通孔宽度的4.5至5.5倍，并且所述第二距离范围为所述通孔宽度的6.5至7.5倍。

在一些实施例中，提供了一种储存程序指令的永久计算机可读储存介质，当由计算机执行该程序指令时，使计算机执行布局修正方法。布局修正方法包括：通过至少一个处理器分析电路单元布局的多个具体布局部分的分配，以从多个具体布局部分确定第一具体布局部分和第二具体布局部分；通过至少一个处理器确定第一具体布局部分和第二具体布局部分是否耦合至第一信号等级；以及当第一具体布局部分和第二具体布局部分耦合至第一信号等级时，通过至少一个处理器将第一具体布局部分和第二具体布局部分合并为第一合并的布局部分。

在一些实施例中，该布局修正方法还包括：通过所述至少一个处理器分析所述电路单元布局的所述多个具体布局部分的分配，以从所述多个具体布局部分确定第三具体布局部分和第四具体布局部分；通过所述至少一个处理器确定所述第三具体布局部分和所述第四具体布局部分是否耦合至第二信号等级；当所述第三具体布局部分和所述第四具体布局部分耦合至所述第二信号等级时，通过所述至少一个处理器将所述第三具体布局部分和所述第四具体布局部分合并为第二合并的布局部分；通过所述至少一个处理器确定所述第一合并的布局部分和所述第二合并的布局部分是否耦合至第三信号等级；以及当所述第一合并的布局部分和所述第二合并的布局部分耦合至所述第三信号等级时，通过所述至少一个处理器将所述第一合并的布局部分和所述第二合并的布局部分合并为轨。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。