1.一种ARM处理器与FPGA双向数据传输的实现方法，所述ARM处理器至少包括EIM接口和多个GPIO管脚，所述EIM接口至少包括32根数据线、16根地址数据复用线、1根时钟线、4根片选线、1根输出使能线和1根地址有效线，其特征在于，所述ARM处理器与FPGA双向数据传输的实现方法至少包括：
构建所述ARM处理器的数据传输接口；其中，所述ARM处理器的数据传输接口至少包括：由所述EIM接口提供的至少8根数据线、1根时钟线、1根片选线、1根输出使能线和1根地址有效线，以及由所述ARM处理器提供的至少2个GPIO管脚；
配置所述ARM处理器的数据传输接口的数据传输方式；其中，配置所述数据线供所述ARM处理器和所述FPGA之间双向数据传输，配置所述时钟线供所述ARM处理器向所述FPGA发送时钟信号，配置所述片选线供所述ARM处理器向所述FPGA发送片选信号，配置所述输出使能线供所述ARM处理器向所述FPGA发送输出使能信号，配置所述地址有效线供所述ARM处理器向所述FPGA发送地址有效信号，配置第一GPIO管脚供所述ARM处理器向所述FPGA发送读/写信号，配置第二GPIO管脚供所述ARM处理器向所述FPGA发送数据传输开始信号；
提供具有与所述ARM处理器的数据传输接口及其数据传输方式相匹配的数据传输接口的FPGA；
将所述ARM处理器与所述FPGA通过其各自的数据传输接口连接，以实现所述ARM处理器与所述FPGA的双向数据传输。
2.根据权利要求1所述的ARM处理器与FPGA双向数据传输的实现方法，其特征在于，所述ARM处理器与FPGA双向数据传输的实现方法还包括：
在所述ARM处理器向所述FPGA传输数据时，所述ARM处理器通过所述第一GPIO管脚向所述FPGA发送写信号，并通过所述第二GPIO管脚向所述FPGA发送数据传输开始信号；所述FPGA在检测到所述数据传输开始信号后，开始准备接收所述ARM处理器发送的数据，同时所述ARM处理器开始连续发送数据到所述数据线上，并通过所述时钟线向所述FPGA发送时钟信号，所述FPGA在所述时钟信号的驱动下从所述数据线上接收数据；在所述ARM处理器向所述FPGA传输数据完成时，所述ARM处理器停止向所述FPGA发送数据传输开始信号。
3.根据权利要求1所述的ARM处理器与FPGA双向数据传输的实现方法，其特征在于，所述ARM处理器与FPGA双向数据传输的实现方法还包括：
在所述ARM处理器从所述FPGA读取数据时，所述ARM处理器通过所述第一GPIO管脚向所述FPGA发送读信号，并通过所述第二GPIO管脚向所述FPGA发送数据传输开始信号；所述FPGA在检测到所述数据传输开始信号后，开始准备发送所述ARM处理器读取的数据，同时所述ARM处理器开始读取所述数据线上的数据，并通过所述时钟线向所述FPGA发送时钟信号，所述FPGA在所述时钟信号的驱动下开始连续发送数据到所述数据线上；在所述ARM处理器从所述FPGA读取数据完成时，所述ARM处理器停止向所述FPGA发送数据传输开始信号。
4.根据权利要求1所述的ARM处理器与FPGA双向数据传输的实现方法，其特征在于，在构建所述ARM处理器的数据传输接口时，所述ARM处理器的数据传输接口还包括：由所述ARM处理器提供的第三GPIO管脚和第四GPIO管脚；在配置所述ARM处理器的数据传输接口的数据传输方式时，配置所述第三GPIO管脚供所述FPGA向所述ARM处理器发送繁忙状态信号，配置所述第四GPIO管脚供所述ARM处理器向所述FPGA发送数据传输完成信号。
5.根据权利要求4所述的ARM处理器与FPGA双向数据传输的实现方法，其特征在于，所述ARM处理器与FPGA双向数据传输的实现方法还包括：
在所述ARM处理器向所述FPGA传输数据时，所述ARM处理器通过所述第一GPIO管脚向所述FPGA发送写信号，并通过所述第二GPIO管脚向所述FPGA发送数据传输开始信号；所述FPGA在检测到所述数据传输开始信号后，开始准备接收所述ARM处理器发送的数据，并向通过所述第三GPIO管脚向所述ARM处理器发送繁忙状态信号，同时所述ARM处理器开始连续发送数据到所述数据线上，并通过所述时钟线向所述FPGA发送时钟信号，所述FPGA在所述时钟信号的驱动下从所述数据线上接收数据；在所述ARM处理器向所述FPGA传输数据完成时，所述ARM处理器停止向所述FPGA发送数据传输开始信号，同时所述ARM处理器通过所述第四GPIO管脚向所述FPGA发送数据传输完成信号，所述FPGA在检测到所述数据传输完成信号后，停止向所述ARM处理器发送繁忙状态信号。
6.根据权利要求4所述的ARM处理器与FPGA双向数据传输的实现方法，其特征在于，所述ARM处理器与FPGA双向数据传输的实现方法还包括：
在所述ARM处理器从所述FPGA读取数据时，所述ARM处理器通过所述第一GPIO管脚向所述FPGA发送读信号，并通过所述第二GPIO管脚向所述FPGA发送数据传输开始信号；所述FPGA在检测到所述数据传输开始信号后，开始准备发送所述ARM处理器读取的数据，同时所述ARM处理器开始读取所述数据线上的数据，并通过所述时钟线向所述FPGA发送时钟信号，所述FPGA在所述时钟信号的驱动下开始连续发送数据到所述数据线上，并向通过所述第三GPIO管脚向所述ARM处理器发送繁忙状态信号；在所述ARM处理器从所述FPGA读取数据完成时，所述ARM处理器停止向所述FPGA发送数据传输开始信号，同时所述ARM处理器通过所述第四GPIO管脚向所述FPGA发送数据传输完成信号，所述FPGA在检测到所述数据传输完成信号后，停止向所述ARM处理器发送繁忙状态信号。
7.根据权利要求1所述的ARM处理器与FPGA双向数据传输的实现方法，其特征在于，在构建所述ARM处理器的数据传输接口时，根据所需的数据位宽确定相匹配的所述数据线的根数；在所需的数据位宽为8bit、16bit或者32bit时，相匹配的所述数据线的根数分别为8根、16根或者32根。
8.根据权利要求1所述的ARM处理器与FPGA双向数据传输的实现方法，其特征在于，所述时钟信号的频率为33.25MHz，44.33MHz，66.5MHz或者133MHz。
9.根据权利要求1所述的ARM处理器与FPGA双向数据传输的实现方法，其特征在于，在所述ARM处理器与所述FPGA双向数据传输前，所述ARM处理器先通过所述片选线向所述FPGA发送片选信号，再通过所述输出使能线向所述FPGA发送输出使能信号，接着通过所述地址有效线向所述FPGA发送地址有效信号。
10.根据权利要求1所述的ARM处理器与FPGA双向数据传输的实现方法，其特征在于，在配置所述ARM处理器的数据传输接口的数据传输方式时，将所述ARM处理器向所述FPGA传输的数据的传输方式配置为所述ARM处理器按顺序传输数据到所述EIM接口的内存的固定地址，以将数据信号映射到所述数据线上，从而实现数据的传输；其中，所述固定地址为所述EIM接口的内存映射地址空间范围内的任意地址。