本实用新型涉及高速大容量存储技术领域，特别涉及一种基于DDR3的高速数据转存结构。
背景技术：
随着计算机技术的不断发展，存储设备的容量和速度都得到很大的提升。但是在雷达及航天等领域，对存储设备的容量及读写速率要求更加苛刻，普通的硬盘已经无法满足要求。
如果采用单一的DDR3进行高速数据缓存，由于单片DDR3无法进行同时的读写访问，因此很容易造成数据的丢失。
基于上述问题，本实用新型提出了一种基于DDR3的高速数据转存结构，采用两片DDR3进行乒乓操作，可以实现数据的高速转存且保证数据不丢失。
技术实现要素：
本实用新型为了弥补现有技术的缺陷，提供了一种简单高效的基于DDR3的高速数据转存结构。
本实用新型是通过如下技术方案实现的：
一种基于DDR3的高速数据转存结构，其特征在于：包括CPU模块，2个DMA控制器模块，2个DDR3控制器模块和2个用户缓存模块，所述CPU模块通过总线连接到其中1个DMA控制器模块，所述DMA控制器模块为自定义模块，为DDR3的应用接口及FIFO接口，以便完成对DDR3以及IO缓存的数据读写；所述DMA控制器模块连接用户缓存模块和DDR3控制器模块，所述DDR3控制器模块通过多路选择器MUX连接DDR3颗粒。
所述CPU模块通过总线连接，负责控制连接的DMA控制器模块将数据写入指定的存储位置，或者从指定位置读取数据；另一个DMA控制器模块负责实现数据的直接访问，而不经过CPU。
所述DDR3控制器模块通过多路选择器MUX连接2个DDR3颗粒，两个DDR3颗粒负责实现乒乓操作，提高读写效率，避免数据不丢失。
所述DDR3控制器模块根据需要并行挂载多个DDR3颗粒，保证位宽与用户缓存模块的位宽一致，避免位宽转换。
与CPU模块连接的DMA控制器模块连接的用户缓存模块为内部的存储阵列接口，所述内部的存储阵列为NandFlash或者SATA阵列；另一个用户缓存模块为整个系统的对外高速接口，所述对外高速接口为RapidIO接口或者光纤接口。
本实用新型的有益效果是：该基于DDR3的高速数据转存结构，采用两片DDR3进行乒乓操作，能够进行同时的读写访问，实现数据的高速转存且保证数据不丢失。
附图说明
附图1为本实用新型基于DDR3的高速数据转存结构示意图。
具体实施方式
为了使本实用新型所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图和实施例，对本实用新型进行详细的说明。应当说明的是，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。
该基于DDR3的高速数据转存结构，包括CPU模块，2个DMA控制器模块，2个DDR3控制器模块和2个用户缓存模块，所述CPU模块通过总线连接到其中1个DMA控制器模块，所述DMA控制器模块为自定义模块，为DDR3的应用接口及FIFO接口，以便完成对DDR3以及IO缓存的数据读写；所述DMA控制器模块连接用户缓存模块和DDR3控制器模块，所述DDR3控制器模块通过多路选择器MUX连接DDR3颗粒。
所述CPU模块通过总线连接，负责控制连接的DMA控制器模块将数据写入指定的存储位置，或者从指定位置读取数据；另一个DMA控制器模块负责实现数据的直接访问，而不经过CPU。
所述DDR3控制器模块通过多路选择器MUX连接2个DDR3颗粒，两个DDR3颗粒负责实现乒乓操作，提高读写效率，避免数据不丢失。
所述DDR3控制器模块根据需要并行挂载多个DDR3颗粒，保证位宽与用户缓存模块的位宽一致，避免位宽转换。
与CPU模块连接的DMA控制器模块连接的用户缓存模块为内部的存储阵列接口，所述内部的存储阵列为NandFlash或者SATA阵列；另一个用户缓存模块为整个系统的对外高速接口，所述对外高速接口为RapidIO接口或者光纤接口。
当外部高速数据写入时，首先当用户缓存模块中的数据缓存到一定量时，未连接CPU模块的DMA控制器模块开始从相连的用户缓存模块读取数据，并且将数据写入相连的DDR3控制器模块，此时选中相连的DDR3颗粒（即第一DDR3颗粒），另一个DDR3控制器模块还未工作。当第一DDR3颗粒写满时，未连接CPU模块的DMA控制器模块开始从相连的用户缓存模块中读取数据写入另一个DDR3颗粒（即第二DDR3颗粒）。同时另一个连接CPU模块的DMA控制器模块读取第一DDR3颗粒的数据，并且将数据写入相连的用户缓存模块中，并且写入存储中的地址，由CPU模块控制。当第二DDR3颗粒写满时，连接CPU模块的DMA控制器模块开始读取第二DDR3颗粒，未连接CPU模块的DMA控制器模块则开始写入第一DDR3颗粒，以此反复，通过乒乓操作，实现数据的高速转存。读取操作与之类似。