支持在专用于存储错误校正码(ECC)的ECC存储单元中的数据指示符的存储的双列直插式存储器模块(DIMM)的制作方法

优先权申请

本申请要求2015年2月3日申请且题目为“使用具有在数据线错误校正码(ecc)中提供的压缩指示符的存储器带宽压缩的存储器控制器以及有关的基于处理器的系统和方法(memorycontrollersemployingmemorybandwidthcompressionwithcompressionindicatorprovidedindatalineerrorcorrectingcodes(eccs),andrelatedprocessor-basedsystemsandmethods)”的美国临时专利申请第62/111,358号的优先权，所述申请被以引用的方式全部并入本文中。

本申请还要求2015年9月17日申请且题目为“支持在专用于存储错误校正码(ecc)的ecc存储单元中的数据指示符的存储的双列直插式存储器模块(dimm)(dualin-linememorymodules(dimms)supportingstorageofadataindicator(s)inanerrorcorrectingcode(ecc)storageunitdedicatedtostoringanecc)”的美国专利申请第14/857,491号的优先权，所述申请被以引用的方式全部并入本文中。

本发明的技术涉及提供到计算机系统中的存储器系统的接口的存储器控制器。

背景技术：

微处理器在广泛多种应用中执行计算任务。典型的微处理器应用包含一或多个中央处理单元(cpu)，其执行软件指令。所述软件指令可指导cpu从存储器中的位置提取数据，使用提取到的数据来执行一或多个cpu操作，并产生结果。接着可将结果存储于存储器中。作为非限制性实例，此存储器可为在cpu本地的高速缓冲存储器、在cpu块中的cpu之间的共享本地高速缓冲存储器、在多个cpu块之间的共享高速缓冲存储器或微处理器的主存储器。

在此方面，图1为包含基于cpu的系统12的示范性芯片上系统(soc)10的示意图。在此实例中，基于cpu的系统12包含多个cpu块14(1)到14(n)，其中‘n’等于所要的cpu块14(1)到14(n)的任一数目。在图1的实例中，cpu块14(1)到14(n)中的每一者含有两个cpu16(1)、16(2)。cpu块14(1)到14(n)进一步分别含有共享层级2(l2)高速缓冲存储器18(1)到18(n)。还提供共享层级3(l3)高速缓冲存储器20，用于存储由cpu块14(1)到14(n)中的每一个中的任一个使用或在其之间共享的高速缓存的数据。提供内部系统总线22，以使cpu块14(1)到14(n)中的每一个能够存取共享的l3高速缓冲存储器20以及其它共享资源。由cpu块14(1)到14(n)通过内部系统总线22存取的其它共享资源可包含用于存取主要外部存储器(例如，在双列直插式存储器模块(dimm)中提供的双速率动态随机存取存储器(dram)(ddr)，作为非限制性实例)的存储器控制器24、外围设备26、其它存储装置28、高速外围组件互连(pci)(pci-e)接口30、直接存储器存取(dma)控制器32和/或集成存储器控制器(imc)34。

随着在图1中的基于cpu的系统12中执行的基于cpu的应用程序复杂性和性能增加，存储器容量可成为约束。然而，在基于cpu的系统中提供额外存储器容量增加了集成电路(ic)上的存储器所需的成本和面积。举例来说，如果在soc(例如，soc10)中提供基于cpu的系统(例如，图1中的基于cpu的系统12)，那么增添额外的存储器容量可增大soc封装。可使用数据压缩来增大基于cpu的系统的有效存储器容量，而不增大物理存储器容量。数据压缩也可用以增大存储器控制器与存储器之间的存储器存取带宽。

举例来说，可压缩用于在图1中的基于cpu的系统12中的写入操作的数据，且可配置存储器控制器24以根据定义的压缩算法压缩数据。接着在存储器中的数据地址处按经压缩形式写入经压缩数据以用于写入操作。当读取操作由存储器控制器24执行时，存储器控制器24需要能够确定存储于存储器中的存取的数据地址处的数据是按经压缩形式还是未压缩形式存储。在此方面，可提供与存储器中的数据地址相关联的数据指示符。以此方式，存储器控制器24可针对给定数据地址查询用于读取操作的数据指示符以确定读取数据是否应为未压缩。然而，提供与存储器中的数据地址相关联的额外数据指示符增大存储器大小。并且，如果需要读取与在给定数据地址处的数据相同的突发中的数据指示符，那么将必须增大存储器控制器24与存储器之间的存储器数据总线宽度，这可为不合需要的。

需要结合经压缩存储器系统中的存储器提供存储和存取例如数据指示符的指示符以确定读取数据经压缩还是未压缩(作为实例)，而不扩大存储器大小且不增大存储器数据总线的宽度。

技术实现要素：

本文中揭示的方面包含支持在专用于存储错误校正码(ecc)的ecc存储单元中的数据指示符的存储的双列直插式存储器模块(dimm)。以此方式，数据指示符可存储于dimm中，而不需要在dimm中提供额外数据存储和增大dimm的数据宽度和/或dimm的数据总线宽度。还揭示有关存储器控制器、存储器系统和方法。以此方式，不需要提供额外存储器来存储数据指示符。数据指示符可存储于dimm中的ecc存储单元中以用于多种非限制性应用程序。举例来说，数据指示符可存储于ecc存储单元中，作为用于指示存储于存储器中的数据经压缩还是未压缩的数据指示符。可能需要在dimm中的ecc存储单元中存储数据指示符的另一实例可为在用作高速缓冲存储器的dimm中存储高速缓存相干性信息，例如，dimm中的数据的每一高速缓存线是否存在于上系统中的其它处理节点上。

在此方面，在本文中揭示的某些方面中，提供双列直插式存储器模块(dimm)，其支持在专用于存储错误校正码(ecc)的ecc存储单元中的数据指示符的存储。所述dimm提供用于数据在基于中央处理单元(cpu)的系统中的存储。存储器控制器提供到所述dimm的接口以用于读取和写入操作。所述dimm配置于多个突发数据存储单元中。突发数据存储单元为根据由基于cpu的系统中的存储器控制器提供的突发数据长度的用于突发数据事务的dimm中的存储单元位大小。举例来说，突发数据长度可为dimm中的四(4)个数据线存储单元，其中每一数据线存储单元为六十四(64)个数据位胞元。所述dimm还被配置以提供在多个ecc线存储单元上成条纹的突发ecc存储单元，每一ecc线存储单元对应于数据线存储单元。举例来说，每一ecc线存储单元包含包括八(8)个数据位胞元的ecc字节存储单元。在此方面，dimm为七十二(72)个位宽(即，每一数据线存储单元为六十四(64)个位胞元以用于存储六十四(64)个数据位，和八(8)个位胞元ecc线存储单元以用于存储八(8)个ecc位)。因此，将存储器控制器与dimm之间的存储器总线提供为七十二(72)个位宽。因此，在此实例中，每一突发数据存储单元可存储突发数据的二百五十六(256)个位(即，六十四(64)个位数据字节存储单元的四(4)倍的突发长度)和用于突发数据的突发ecc字的三十二(32)个位(即，八(8)个位ecc字节存储单元的四(4)倍的突发长度)。

对于示范性写入操作，dimm被配置以接收突发数据字、用于突发数据字的突发ecc字和用于突发数据字的数据指示符。所述dimm接着被配置以使所述接收到的突发数据字跨在写入数据地址处的所述突发数据存储单元中的突发数据字存储单元成条纹以用于写入操作。所述dimm还被配置以按比突发ecc存储单元中的数据位胞元的数目少的位使用于突发数据字的接收到突发ecc字跨突发ecc存储单元成条纹。以此方式，dimm可被配置以将用于突发数据字的至少一个数据指示符存储于突发数据存储单元的突发ecc存储单元中的附加剩余位中，使得不必增大存储器大小来存储数据指示符。并且，不必增大dimm的存储器数据总线宽度(例如，在以上提及的实例中，超过七十二(72)个位)来避免潜时的增加，因为可在于dimm中针对突发数据字的写入或读取操作中写入或读取数据指示符，作为同一突发循环中的ecc的部分。

在此方面，在一个方面，提供一种dimm。所述dimm包括多个突发数据存储单元。所述多个突发数据存储单元当中的每一突发数据存储单元包括在总计为突发长度的多个数据线存储单元上成条纹的突发数据字存储单元。所述多个数据线存储单元当中的每一数据线存储单元包括六十四(64)个数据位胞元。所述多个突发数据存储单元当中的每一突发数据存储单元进一步包括跨多个ecc线存储单元成条纹的突发ecc存储单元。所述多个ecc线存储单元当中的每一ecc线存储单元对应于数据线存储单元，且包括八(8)个数据位胞元。所述dimm被配置以接收用于突发存储器写入请求的写入数据地址，和接收用于突发存储器写入请求的突发写入数据块长度的突发写入数据。突发写入数据包括突发写入数据字、用于突发写入数据字的突发ecc字和用于突发写入数据字的至少一个数据指示符。所述dimm被进一步配置以使所述接收到的突发写入数据字跨在接收到的写入数据地址处的突发数据字存储单元成条纹。所述dimm还被配置以按比在接收到的写入数据地址处的突发ecc存储单元中的数据位胞元的数目少的位使用于突发写入数据字的接收到突发ecc字跨突发ecc存储单元成条纹。所述dimm被进一步配置以将用于突发写入数据字的至少一个数据指示符存储于在接收到的写入数据地址处的突发数据存储单元的突发ecc存储单元中。

在另一方面，提供一种用于将数据写入到基于cpu的系统中的dimm的方法。所述方法包括接收dimm中的存储器写入请求。所述存储器写入请求包括写入数据地址和突发写入数据块长度的突发写入数据。突发写入数据包括突发写入数据字、用于突发写入数据字的突发ecc字和用于突发写入数据字的至少一个数据指示符。所述方法还包括使所述接收到的突发写入数据字跨在dimm中的接收到的写入数据地址处的突发数据存储单元中的突发数据字存储单元成条纹。所述dimm包括多个突发数据存储单元。所述多个突发数据存储单元当中的每一突发数据存储单元包括在总计为突发长度的多个数据线存储单元上成条纹的突发数据字存储单元。所述多个数据线存储单元当中的每一数据线存储单元包括六十四(64)个数据位胞元。所述多个突发数据存储单元当中的每一突发数据存储单元进一步包括跨多个ecc线存储单元成条纹的突发ecc存储单元。所述多个ecc线存储单元当中的每一ecc线存储单元对应于数据线存储单元，且包括八(8)个数据位胞元。所述方法进一步包括按比在接收到的写入数据地址处的突发ecc存储单元中的数据位胞元的数目少的位使用于突发写入数据字的在dimm中的接收到突发ecc字跨突发ecc存储单元成条纹。

在另一方面，提供一种用于基于cpu的系统的存储器系统。所述存储器系统包括dimm。所述dimm包括多个突发数据存储单元。所述多个突发数据存储单元当中的每一突发数据存储单元包括在总计为突发长度的多个数据线存储单元上成条纹的突发数据字存储单元。所述多个数据线存储单元当中的每一数据线存储单元包括六十四(64)个数据位胞元。所述多个突发数据存储单元当中的每一突发数据存储单元进一步包括跨多个ecc线存储单元成条纹的突发ecc存储单元。所述多个ecc线存储单元当中的每一ecc线存储单元对应于数据线存储单元，且包括八(8)个数据位胞元。所述dimm被配置以接收包括写入数据地址和突发写入数据块长度的突发写入数据的突发存储器写入请求。突发写入数据包括突发写入数据字、用于突发写入数据字的突发ecc字和用于突发写入数据字的至少一个数据指示符。所述dimm还被配置以使所述接收到的突发写入数据字跨在接收到的写入数据地址处的突发数据字存储单元成条纹。所述dimm被进一步配置以按比在接收到的写入数据地址处的突发ecc存储单元中的数据位胞元的数目少的位使用于突发写入数据字的接收到突发ecc字跨突发ecc存储单元成条纹。所述dimm被进一步配置以将用于突发写入数据字的至少一个数据指示符存储于在接收到的写入数据地址处的突发数据存储单元的突发ecc存储单元中。所述存储器系统进一步包括存储器控制器。所述存储器控制器被配置以接收包括写入数据地址和写入数据块长度的写入数据的存储器写入请求。所述存储器控制器被配置以根据定义的ecc计算用于写入数据的一或多个突发ecc字，所述一或多个突发ecc字中的每一个具有小于突发ecc存储单元中的数据位胞元的数目的长度。存储器控制器还被配置以基于写入数据构建突发写入数据块长度的一或多个突发写入数据。一或多个突发写入数据中的每一个包括突发写入数据字、用于突发写入数据字的突发ecc字和用于突发写入数据字的至少一个数据指示符。存储器控制器被进一步配置以将待存储于dimm中的写入数据地址处的写入数据地址和一或多个突发写入数据字传达到dimm。

在另一方面，提供一种将数据写入到基于cpu的系统中的存储器系统的方法。所述方法包括接收包括写入数据地址和写入数据块长度的写入数据的存储器写入请求。所述方法进一步包括根据定义的ecc计算用于写入数据的一或多个突发ecc字，所述一或多个突发ecc字中的每一个具有小于突发ecc存储单元中的数据位胞元的数目的长度。所述方法还包括基于写入数据构建突发写入数据块长度的一或多个突发写入数据。一或多个突发写入数据中的每一个包括突发写入数据字、用于突发写入数据字的突发ecc字和用于突发写入数据字的至少一个数据指示符。所述方法进一步包括将待存储于dimm中的写入数据地址处的写入数据地址和一或多个突发写入数据字传达到dimm。所述方法还包括接收dimm中的存储器写入请求。存储器写入请求包括写入数据地址和突发写入数据块长度的一或多个突发写入数据，所述一或多个突发写入数据包括突发写入数据字、用于突发写入数据字的突发ecc字和用于突发写入数据字的至少一个数据指示符。所述方法进一步包括使所述接收到的突发写入数据字跨在dimm中的接收到的写入数据地址处的突发数据存储单元中的突发数据字存储单元成条纹。所述dimm包括多个突发数据存储单元。所述多个突发数据存储单元当中的每一突发数据存储单元包括在总计为突发长度的多个数据线存储单元上成条纹的突发数据字存储单元。所述多个数据线存储单元当中的每一数据线存储单元包括六十四(64)个数据位胞元。多个突发数据存储单元当中的每一突发数据存储单元包括在多个ecc线存储单元上成条纹的ecc存储单元，多个ecc线存储单元中的每一ecc线存储单元对应于数据线存储单元，且包括八(8)个数据位胞元。所述方法进一步包括按比在接收到的写入数据地址处的突发ecc存储单元中的数据位胞元的数目少的位使用于突发写入数据字的在dimm中的接收到的一或多个突发ecc字跨突发ecc存储单元成条纹。

附图说明

图1是包括基于中央处理单元(cpu)的系统的示范性芯片上系统(soc)的示意图；

图2是包含具有多个cpu的示范性基于cpu的系统和被配置以提供存储器带宽压缩的存储器控制器的soc的示意图；

图3是图2的存储器控制器的较详细示意图，其中存储器控制器进一步通信耦合到可用以提供存储器带宽压缩的可选内部存储器；

图4是包含可为图2中的控制器的存储器控制器、支持在专用于存储错误校正码(ecc)的ecc存储单元中的数据指示符的存储的双列直插式存储器模块(dimm)的示范性存储器系统；

图5是dimm中的数据线存储单元成突发数据存储单元的示范性数据分割的图，每一突发数据存储单元包括在多个数据线存储单元上成条纹的突发数据字存储单元，以用于存储突发数据字和用于按比突发ecc存储单元中的数据位胞元的数目少的位跨突发ecc存储单元成条纹的突发数据字的突发ecc字，以提供额外附加位来存储至少一个数据指示符；

图6是可提供于图4中的存储器系统中以提供图5中展示的数据分割的示范性dimm；

图7a是说明图4中的存储器控制器的示范性过程的流程图，所述过程处理写入操作以将接收到的数据字存储于与图5中的dimm的示范性数据分割兼容的dimm中；

图7b是说明图4中的dimm的示范性过程的流程图，所述过程将突发数据存储单元中的突发写入数据字和用于突发写入数据字的突发ecc字连同数据指示符一起分条纹；

图8a是说明图4中的存储器控制器的示范性过程的流程图，所述过程处理读取操作以从与图5中的dimm的示范性数据分割兼容的dimm请求和接收读取数据字；

图8b是说明图4中的dimm的示范性过程的流程图，所述过程存取突发数据存储单元中的突发读取数据字和用于突发读取数据字的突发ecc字连同数据指示符一起；

图9是根据图5中的示范性数据分割区的图6中的dimm的图，其说明dimm中的码字中的示范性单个存储器位胞元故障；

图10是根据图5中的示范性数据分割区的图6中的dimm的图，其按八(8)个位宽度配置且说明示范性存储器组或行故障；

图11是根据图5中的示范性数据分割区的图6中的dimm的图，其按四(4)个位宽度配置且说明示范性存储器组或行故障；

图12是说明示范性存储器列故障的根据图5中的示范性数据分割区的图6中的dimm的图；

图13是说明示范性存储器位道故障的根据图5中的示范性数据分割区的图6中的dimm的图；

图14是根据图5中的示范性数据分割区的图6中的dimm的图，其按四(4)个位宽度配置且说明示范性存储器数据字故障；和

图15是示范性计算装置的框图，所述计算装置可包含根据本文中揭示的示范性方面中的任一个支持在专用于存储ecc的ecc存储单元中的数据指示符的存储的dimm，包含(但不限于)图4中的存储器系统中的dimm。

具体实施方式

现在参看各图，描述本发明的若干示范性方面。词“示范性”在本文中用以意味着“充当实例、例子或说明”。本文中描述为“示范性”的任何方面不必解释为比其它方面优选或有利。

在论述支持在专用于存储错误校正码(ecc)的ecc存储单元中的数据指示符的存储的示范性双列直插式存储器模块(dimm)前，首先关于图2和3论述包含存储器系统的示范性基于中央处理单元(cpu)的系统。如其中所论述，数据指示符经提供且与存储器中的可由存储器控制器写入的每一数据字相关联。作为非限制性实例，数据指示符可用以指示在写入操作期间存储器控制器是否压缩写入的数据字。数据指示符也可由存储器控制器读取和使用。举例来说，如果数据指示符用以指示数据字是否经压缩或未压缩地存储，那么存储器控制器可使用数据指示符确定用于读取操作的读取数据字先前是否经压缩地存储，使得读取数据字可为未压缩的。注意，支持在专用于存储ecc的ecc存储单元中的数据指示符的存储的dimm的在本文中论述的方面不限于存储数据指示符以指示数据压缩。

在此方面，图2是soc10'的示意图，其包含类似于图1中的基于cpu的系统12的具有多个cpu块14(1)到14(n)的示范性基于cpu的系统12'。图2中的基于cpu的系统12'包含一些与图1中的基于cpu的系统12共同的组件，这些组件在图1与2之间由共同的元件编号注出。出于简洁起见，将不再描述这些元件。然而，在图2中的基于cpu的系统12'中，提供存储器控制器36。存储器控制器36控制对系统存储器38的存取。作为非限制性实例，系统存储器38可包括一或多个双数据速率(ddr)动态随机存取存储器(dram)40(1)到40(r)(下文被称作“dram40(1)到40(r)”)。在此实例中的存储器控制器36根据本文中和下文揭示的方面使用存储器带宽压缩。类似于图1的基于cpu的系统12的存储器控制器24，图2中的基于cpu的系统12'中的存储器控制器36由cpu块14(1)到14(n)通过内部系统总线22共享。

为了说明图2中的存储器控制器36的示范性内部组件的较详细示意图，提供图3。在此实例中，存储器控制器36提供于与含有图2中的cpu块14(1)到14(n)的半导体裸片46(1)、46(2)分开的半导体裸片44上。替代地，在一些方面，存储器控制器36可包括于与cpu块14(1)到14(n)共同的半导体裸片(未图示)中。与裸片配置无关，提供存储器控制器36，使得cpu块14(1)到14(n)可经由到存储器控制器36的内部系统总线22作出存储器存取请求，和通过存储器控制器36从存储器接收数据。

继续参看图3，存储器控制器36控制针对对系统存储器38的存储器存取的操作，所述系统存储器在图2和3中展示为包括dram40(1)到40(r)。存储器控制器36包含用以服务存储器存取请求(未图示)的多个存储器接口(memi/f)48(1)到48(p)(例如，ddrdram接口)。在此方面，在此实例中的存储器控制器36包含压缩控制器50。压缩控制器50响应于来自图2中的cpu块14(1)到14(n)的存取请求，控制压缩存储到系统存储器38的数据和解压缩从系统存储器38检索的数据。以此方式，cpu块14(1)到14(n)可具备大于由存储器控制器36存取的存储器的实际容量的虚拟存储器地址空间。压缩控制器50还可被配置以执行在内部系统总线22上提供到cpu块14(1)到14(n)的信息的带宽压缩。

如下文将更详细地论述，压缩控制器50可执行任何数目个压缩技术和算法，来提供存储器带宽压缩。为压缩控制器50所需的数据结构和其它信息提供本地存储器52，以执行此类压缩技术和算法。在此方面，按静态随机存取存储器(sram)54的形式提供本地存储器52。本地存储器52具有待用于数据结构和压缩控制器50执行压缩技术和算法可需要的其它数据存储的足够大小。本地存储器52也可经分割以含有高速缓冲存储器(例如，层级4(l4)高速缓冲存储器)，以提供用于在存储器控制器36内的内部使用的额外高速缓冲存储器。因此，l4控制器55也可提供于存储器控制器36中以提供对l4高速缓冲存储器的存取。如下文将更详细地论述，增强型压缩技术和算法可需要更大的内部存储器。举例来说，本地存储器52可提供128千字节(kb)的存储器。

另外，如图3中所展示且如将在下文更详细地描述，也可针对存储器控制器36提供可选额外内部存储器56。作为实例，可将额外内部存储器56作为dram提供。如以下将更详细地论述，额外内部存储器56可有助于额外或比在用于提供存储器压缩和解压缩机制以增加基于cpu的系统12'的存储器带宽压缩的存储器控制器36的本地存储器52中量大的数据结构和其它数据的存储。内部存储器控制器58提供于存储器控制器36中，以控制对用于在压缩中使用的额外内部存储器56的存储器存取。内部存储器控制器58不可为cpu块14(1)到14(n)存取或检视。

如上所指出，图3中的存储器控制器36可执行存储器带宽压缩，在一些方面，包含零线压缩。本地存储器52可用以存储用于此类压缩的较大数据结构。如下文更详细地论述，存储器带宽压缩可减少存储器存取等待时间，且允许更多cpu16(1)、16(2)或其相应线程存取相同数目个存储器信道，同时最小化对存储器存取等待时间的影响。在一些方面，如果存储器控制器36不执行此压缩，那么可相比于存储器信道的较大数目减小存储器信道的数目，同时达成类似的等待时间结果，这可导致减少的系统级功率消耗。

为图3中的存储器控制器36中的存储器带宽压缩提供的资源中的每一者，包含本地存储器52和额外内部存储器56，可个别地或相互结合使用，以达成资源和面积、功率消耗、通过存储器容量压缩达成的增大的存储器容量与通过存储器带宽压缩达成的增加的性能之间的所要的平衡。可按需要启用或停用存储器带宽压缩。另外，可启用或停用上文针对由存储器控制器36使用的资源，以达成存储器容量和/或带宽压缩效率、功率消耗与性能之间的所要折衷。现将论述使用可为存储器控制器36所用的这些资源的示范性存储器带宽压缩技术。

一或多个ecc位可包含于存储器中(例如，在图1中的基于cpu的系统12中)，以执行ecc操作。然而，也可能需要因为任何数目个原因或目的而存储至少一个数据指示符结合存储线。举例来说，如果基于存储器控制器cpu的系统12能够执行经存储数据的数据压缩，那么数据指示符可用以指示是否以经压缩形式来存储存储线。以此方式，当执行对系统存储器的存储器存取请求时，存储器控制器可检查与对应于待寻址的物理地址的存储线相关联的数据指示符以确定是否作为存储器存取请求的处理的部分来压缩存储线。作为另一非限制性实例，与存储数据字相结合地存储于存储器中的数据指示符可用于高速缓存相干性以指示存储数据是否存在于基于cpu的系统中的另一存储器中。然而，提供用于存储器中的存储线的数据指示符增大存储器大小。并且，如果需要读取在与处于给定数据地址处的数据相同的突发中的数据指示符，那么可能必须增大存储器控制器与存储器之间的存储器数据总线宽度，这可能是不合需要的或可增加等待时间。

在此方面，图4是包含存储器控制器132(作为实例，其可为图2中的存储器控制器36)的示范性存储器系统130。可在基于cpu的系统(包含以上论述且在图2中说明的基于cpu的系统12')中提供存储器系统130。提供dimm134以存储存储器数据。通常在相同的电压域(在图4中展示为vdd和vss)中对存储器控制器132和dimm134供电。存储器控制器132通信耦合到dimm134以提供对于读取操作和到dimm134的写入操作的存储器存取请求。存储器控制器132被配置以通过系统总线138接收存储器读取请求136r和存储器写入请求136w。存储器读取请求136r包含待在dimm134中读取的读取数据地址。存储器写入请求136w包含写入数据地址和待在dimm134中的写入数据地址处写入的写入数据。对于存储器写入请求，举例来说，如果存储器控制器132被配置以确定写入数据是否可压缩，那么存储器控制器132可根据压缩算法压缩待存储于dimm134中的写入数据。类似于以上论述的实例，存储器控制器132被配置以将至少一个数据指示符提供到dimm134，作为写入操作的部分，使得dimm134可在读取操作期间将至少一个数据指示符提供到存储器控制器132。举例来说，数据指示符可用以指示读取数据经压缩还是未压缩地存储。如以下将更详细地论述，dimm134被配置以支持在专用于存储ecc的ecc存储单元中的至少一个数据指示符的存储。以此方式，不需要提供额外存储器来存储数据指示符。

继续参看图4，存储器控制器132包含控制器140，其可类似于图3中的存储器控制器36中的压缩控制器50。控制器140被配置以接收用于存储器写入请求136w的写入数据。无论如何，将写入数据作为数据输入(din)提供到ecc电路142。ecc电路142包含被配置以计算用于写入数据的ecc字的ecc编码器144e。通过存储器接口(i/f)146在存储器总线148上将待相互一起存储的写入数据、用于写入数据的ecc字和由控制器140设定的数据指示符传达到dimm134。控制器140被配置以连同数据输入(din)上的写入数据一起通过存储器接口146将命令(例如，写入命令)和数据地址(例如，写入数据地址)作为cmd/addr信息提供到dimm134。存储器接口146可为或可类似于图3中的存储器控制器36中的存储器接口48。取决于可在一个数据突发(即，数据突发长度)中传送到存储器系统130的数据的量，存储器控制器132可将写入数据分成待存储的传达到dimm134的多个突发写入数据字。

举例来说，如以下更详细地论述，图4中的dimm134可为七十二(72)个位宽。图4中的dimm134包含多个数据线存储单元150(0)到150(u)，每一者包括六十四(64)个数据位胞元152。多个数据线存储单元150(0)到150(u)可在dimm134中分割以提供突发数据存储单元。突发数据存储单元为根据突发数据长度的用于突发数据事务的dimm134中的存储单元位大小。举例来说，突发数据长度可等于dimm134中的四(4)个数据线存储单元150(0)到150(u)的大小，其中每一数据线存储单元150(0)到150(u)为包括六十四(64)个数据位胞元152的数据字节存储单元。因此，在此实例中，数据突发为32个字节(即，数据线存储单元150中的64个位乘以4个数据线)。还在此实例中，如果用于存储器系统130的数据字大小为六十四(64)个字节，那么在dimm134中将使用八(8)个数据线存储单元150(0)到150(u)以存储总计64个字节的此数据字(其提供于各为32字节的两个数据突发中)。

继续参看图4，在dimm134中还针对每一数据线存储单元150(0)到150(u)提供ecc线存储单元154(0)到154(u)。ecc线存储单元154(0)到154(u)被配置以存储对应于在dimm134中的一或多个数据线存储单元150(0)到150(u)上成条纹的数据字。因此，如以下将更详细地论述，dimm134被配置以如果突发数据字大于单个数据线存储单元150的大小，那么使用于写入数据的计算的ecc在多个ecc线存储单元154(0)到154(u)上成条纹。如上所论述，在此实例中，突发数据字为32个字节，且因此用于数据字的ecc代码可由dimm134在对应于四(4)个数据线存储单元150(0)到150(u)的各八(8)个位(即，32个位)的四(4)个ecc线存储单元154(0)到154(u)上的32个位上成条纹。

继续参看图4，在dimm134中提供多个数据指示符单元156(0)到156(r)以提供存储单元以存储可用以提供关于存储的数据字的指示的数据指示符。因为如下所论述，基于选择用于使用的ecc位错误校正码而将数据指示符单元156(10)到156(r)作为ecc线存储单元154(0)到154(u)的部分提供，所以在dimm134中不需要额外的存储位来存储数据指示符单元156(0)到156(r)。并且，如果数据突发长度使得存储的数据字大于dimm134中的数据线存储单元150(0)到150(u)的大小，那么数据指示符单元156(0)到156(r)的数目可与数据线存储单元150(0)到150(u)的数目不同，因为对于每一单个数据字，只需要一个数据指示符单元156。在最低限度，每一数据指示符单元156(0)到156(r)可由一(1)个位组成以存储仅仅指示关于对应的存储的数据字的两个状态中的一个的数据指示符。如果存储器控制器132被配置以确定关于写入数据的多于两个状态，那么数据指示符单元156(0)到156(r)可被配置以存储多个位以还允许存储用于待编码的给定数据字且与给定数据字相结合存储于dimm134中的多个数据指示符。

继续参看图4，控制器140还被配置以通过系统总线138接收包括读取数据地址的存储器读取请求136r以执行读取操作。在此方面，控制器140通过用于待由dimm134在读取地址处存取的读取数据的cmd/addr信息将读取操作和读取数据地址提供到dimm134。dimm134将读取数据、与读取数据相关联的ecc和与读取数据相关联的至少一个数据指示符作为输出数据(dout)提供到存储器控制器132的存储器接口146。将与读取数据相关联的ecc提供到ecc电路142中的ecc解码器144d以确定读取数据是否含有位错误。如果可能，取决于由存储器控制器132使用的ecc位错误校正码，ecc解码器144d校正任何检测到的位错误。将位错误作为校正错误信号(corr_er)传达到控制器140。作为非限制性实例，控制器140可使用接收到的数据指示符确定读取数据经压缩还是未压缩。如果经压缩，那么控制器140解压缩读取数据以在系统总线138上将读取数据提供到发出存储器读取请求136r的请求者。

图5为图4中的存储器系统130的dimm134中的数据线存储单元150(0)到150(u)的示范性数据分割的图，以说明存储数据指示符作为ecc线存储单元154的部分的实例。在此方面，如图5中所展示，将dimm134分割成多个突发数据存储单元160(0)到160(3)。dimm134中的四(4)个突发数据存储单元160(0)到160(3)展示于图5中，举例来说，其可为高速缓存线的大小(即，256个字节)。在此实例中，如上所论述，突发长度为四(4)，意味着每一突发数据存储单元160(0)到160(3)由四(4)个数据线存储单元150(0)到150(3)组成以允许存储于其中的突发数据字在长度上为三十二(32)个字节。在此实例中，在dimm134中只展示十六(16)个数据线存储单元150(0)到150(15)，因为只展示了四(4)个突发数据存储单元160(0)到160(3)。如上所论述，在此实例中，在提供图4中的存储器系统130的基于cpu的系统中的数据字为六十四(64)个字节，因此可将每一数据字作为两(2)个突发数据存储单元160(0)到160(1)中的两(2)个突发数据字存储，每一突发数据存储单元各能够存储三十二(32)个字节。因此，在此实例中，每一突发数据字存储单元160在总计为突发长度的四(4)个数据线存储单元150(0)到150(3)上成条纹，其中每一数据线存储单元150各包括六十四(64)个数据位胞元。还如在图5中展示，dimm134为双数据速率(ddr)时控，意味着在时钟信号的上升和下降沿两者上时控dimm134。这展示在图5中的右侧，其中展示时钟信号状态以解释随着时间的过去数据线存储单元150(0)到150(15)由dimm134依序存取的方式，如由时间箭头158展示。举例来说，在循环‘0’(即，clock0-r)中在时钟信号的上升沿存取数据线存储单元150(0)。在循环‘0'’(即，clock0-f)中在时钟信号的下降沿存取数据线存储单元150(1)，等等。

继续参看图5，dimm134还被分割成多个突发ecc存储单元162，每一个能够存储突发ecc字。图5中展示dimm134的四(4)个突发ecc存储单元162(0)到162(3)，其中每一突发ecc存储单元162(0)到162(3)与相应突发数据存储单元160(0)到160(3)相关联。在此实例中，如上所论述，突发长度为四(4)，意味着每一突发ecc存储单元162(0)到162(3)由四(4)个ecc线存储单元154(0)到154(3)组成，以提供每一突发ecc字在长度上为三十二(32)个位，这是由于每一ecc线存储单元154由八(8)个数据位组成。在此实例中，在dimm134中只展示十六(16)个ecc线存储单元154(0)到154(15)，因为只展示了四(4)个突发数据存储单元160(0)到160(3)。如上所论述，在此实例中，在提供图4中的存储器系统130的基于cpu的系统中的数据字为六十四(64)个字节，因此每一数据字由两(2)个突发数据存储单元150(0)到150(1)组成，每一突发数据存储单元各能够存储三十二(32)个字节。因此，在此实例中，每一突发ecc存储单元162在总计为突发长度的四(4)个ecc线存储单元154(0)到154(3)上成条纹，其中每一ecc线存储单元154各包括八(8)个数据位胞元以允许将总共三十二(32)个ecc位作为用于突发数据字的突发ecc字存储。

在此实例中，为了允许针对存储于突发数据存储单元160中的给定突发数据字将数据指示符存储于突发ecc存储单元162中，选择提供小于对于每一突发数据字为三十二(32)个位的ecc位大小的ecc位错误校正码。然而，在可能的情况下，还需要选择的ecc位错误校正码能够提供高能力的位错误检测和校正方案，以维持存储于dimm134中的数据字的完整性。在此方面，可由存储器控制器132用于在将数据存储于dimm134中的过程中使用的此ecc位错误校正码的实例为里德-所罗门(rs)位错误校正码(下文“rs码”)。rs码为可根据图5中展示的dimm134的分割区使用的已知ecc位错误校正码。

举例来说，如图5所展示，存储器控制器132使用具有汉明间距为六(6)的rs码{48,43}。在此方面，每一突发数据存储单元160和相关联的突发ecc存储单元162包括能够存储四十八(48)、六(6)个位符号的码字166。四十八(48)个符号中的四十三(43)个为呈用于存储突发数据字的数据符号168的形式的符号(即，258个位＝43个符号×每一者6个位)。四十八(48)个符号中的五(5)个为呈用于存储突发ecc字的检查符号170的形式的符号(即，30个位＝5个符号×每一者6个位)。具有汉明间距为六(6)的rs码{48,43}可被配置以允许存储器控制器132每个码字166校正单个或两(2)个数据符号168/检查符号170错误，且可每个码字166检测三(3)个数据符号168/检查符号170错误中的错误。交替地，所述rs码可被配置以允许存储器控制器132每个码字166校正单个(1)数据符号168/检查符号170错误，且可每个码字166检测四(4)个数据符号168/检查符号170错误中的错误。举例来说，如果图4中的存储器系统130是在服务器环境中提供，那么可将dimm134配置于4位宽度dram芯片中。因此，检测多个邻近位符号(即，数据符号168和/或检查符号170)中的位错误的能力可对于检测共同类型的存储器故障有用，如将在下文关于图9到14更详细地描述。

因为对于72位宽度数据线存储单元150和ecc线存储单元154，dimm134被配置以存储各六十四(64)个位的数据线字和各八(8)个位的ecc线字，且因为突发长度为四(4)，所以使用此rs码提供留下四(4)个附加位172(即，72个位×突发长度4＝288个位；288个位-用于突发数据字的256个位-用于突发ecc字的30个位＝4个附加位)。在此方面，用这rs码，用于突发数据字的突发ecc字可按比突发ecc存储单元162中的数据位胞元的数目少的位跨dimm134中的突发ecc存储单元162成条纹，以提供额外未使用的附加位172。这些附加位172(如在图5中的dimm134中所展示)因此未使用，且因此可用以存储用于存储于码字166中的突发数据字的数据指示符。可使用在dimm134中的两(2)个码字166上每六十四(64)个字节的数据字四(4)个附加位172中的一或多个。举例来说，如果数据指示符为简单的指示符，那么需要仅一个附加位172。如果对于数据字，存储器控制器132需要不同数据指示符大小，那么可在多个附加位172上编码数据指示符。举例来说，在此实例中，用每数据字四(4)个附加位172，可编码关于数据字的十五(15)个不同状态。

图6是说明可提供于图4中的存储器系统130中且由存储器控制器132根据图5中展示的数据分割进行分割以用于数据存储的dimm134的更示范性细节的图。在此方面，dimm134由多个dimm芯片178(0)到178(x)组成。在此实例中，dimm134中包含九(9)个dimm芯片178(0)到178(8)。提供物理dimm连接器180以将dimm134和其中的dimm芯片178(0)到178(8)接口连接到存储器总线148(见图4)。一个dimm芯片178的示范性细节展示于图6中。在此实例中，每一dimm芯片178(0)到178(8)可按三十二(32)个行(r1到r5)和三十二(32)个列(c1到c5)寻址以在胞元矩阵181中寻址dimm134的两(2)个邻近行中的成条纹数据的十六(16)个位。因此，在此实例中，九(9)个dimm芯片178(0)到178(8)可存储128个位，其为两(2)个数据线存储单元150(0)到150(1)。对于写入操作，提供到dimm134的写入数据字跨用于dimm芯片178(0)到178(8)的数据输入(din)上的dimm芯片178(0)到178(8)成条纹。从存储器控制器132将读取/写入(r/w)信号提供到dimm芯片178(0)到178(8)作为cmd/addr信息，以指示存储器读取操作136r或存储器写入操作136w。为了存储器读取操作136r，将存储于dimm芯片178(0)到178(8)中的存取数据提供于待提供到存储器控制器132的相应数据输出(dout)上。

图4中的存储器控制器132被配置以使用位错误校正码在dimm134中执行存储器读取和写入操作，所述位错误校正码允许针对存储于其中的每一数据字提供至少一个附加位172。在此方面，图7a是说明图4中的存储器控制器132的示范性过程190的流程图，所述过程处理写入操作以将接收到的数据字存储于与图5中的dimm134的示范性数据分割兼容的dimm134中。图7b是说明图4中的dimm134的示范性过程210的流程图，所述过程使突发数据存储单元160和突发ecc存储单元162中的突发写入数据字和用于突发写入数据字的突发ecc字连同数据指示符一起成条纹。

参看图7a，过程190开始于图4中的存储器控制器132接收包括写入数据地址和写入数据块长度的写入数据的存储器写入请求136w(框192)。举例来说，如果存储器控制器132被配置以压缩写入数据和使用数据指示符指示以经压缩还是未压缩形式存储写入数据，那么如果可根据定义的压缩代码压缩写入数据，那么存储器控制器132可以任选地压缩写入数据(框194)。存储器控制器132接着根据定义的ecc计算用于写入数据的一或多个突发ecc字，一或多个突发ecc字中的每一个具有小于dimm134中的突发ecc存储单元162中的数据位胞元的数目的长度(框196)。存储器控制器132接着基于写入数据构建突发写入数据块长度的一或多个突发写入数据，所述一或多个突发写入数据中的每一个包括突发写入数据字和用于突发写入数据字的突发ecc字，和用于突发写入数据字的至少一个数据指示符(框198)。存储器控制器132接着将写入操作和写入数据地址作为cmd/addr信息且将一或多个突发写入数据字作为输入数据(din)传达到dimm134，所述信息和数据待存储于dimm134中的写入数据地址处(框200)。

参看图7b，对于来自存储器控制器132的存储器写入请求136w，dimm134中的过程210涉及从存储器控制器132接收用于存储器写入请求136w的写入数据地址(框212)。dimm134接收用于存储器写入请求136w的突发写入数据块长度的突发写入数据，所述突发写入数据包括突发写入数据字、用于突发写入数据字的突发ecc字和用于突发写入数据字的至少一个数据指示符。所述dimm134接着使所述接收到的突发写入数据字跨在接收到的写入数据地址处的突发数据字存储单元160成条纹(框214)。dimm134还按比在接收到的写入数据地址处的突发数据存储单元160中的突发ecc存储单元162中的数据位胞元的数目少的位使用于突发数据字的接收到突发ecc字跨突发ecc存储单元162成条纹(框216)。dimm134将用于突发写入数据字的至少一个数据指示符存储于在接收到的写入数据地址处的突发ecc存储单元162中(框218)。

图8a是说明图4中的存储器控制器132的示范性过程220的流程图，所述过程处理读取操作以从与图5中的dimm134的示范性数据分割区兼容的dimm134请求和接收读取数据字。图8b是说明图4中的dimm134的示范性过程240的流程图，所述过程存取突发数据存储单元160中的突发读取数据字和用于突发读取数据字的突发ecc字连同数据指示符一起。

在此方面，如图8a中所展示，用于存储器控制器132中的存储器读取操作的过程220由存储器控制器132开始于接收包括dimm134中的存储器块的读取数据地址的存储器读取请求136r(框222)。存储器控制器132接着通过将读取操作和读取数据地址作为cmd/addr信息提供到dimm134来将存储器读取请求136r传达到dimm134，如图4中所展示(框224)。在dimm134处理读取操作(以下在图8b中论述)后，dimm134将突发读取数据从dimm134传达回到存储器控制器132。存储器控制器132从dimm134接收存储于dimm134中的读取数据地址处的一或多个突发读取数据(框226)。所述一或多个突发读取数据各包括突发读取数据字、用于突发读取数据字的突发ecc字和用于突发读取数据字的数据指示符。存储器控制器132接着计算用于一或多个接收到的突发读取数据(用于读取数据字)的一或多个突发ecc字以在必要时执行错误检测和校正(框228)。存储器控制器132比较用于一或多个突发读取数据的计算的一或多个突发ecc字以确定所述一或多个突发读取数据字是否具有可校正且可被校正的错误(框230)。举例来说，如果存储器控制器132被配置以执行数据压缩且使用数据指示符指示数据是按经压缩形式还是按未压缩形式存储，那么存储器控制器132可任选地被配置以基于针对一或多个突发读取数据字接收的数据指示符确定所述一或多个突发读取数据字经压缩还是未压缩(框232)。在此实例中，存储器控制器132可被配置以如果数据指示符指示一或多个突发读取数据字经压缩，那么任选地解压缩一或多个突发读取数据(框234)。存储器控制器132接着将一或多个突发读取数据字从dimm134传达到系统总线138上(框236)。

如图8b中所展示，当dimm134从存储器控制器132接收含有读取数据地址的存储器读取请求136r时(框242)，dimm134存取存储于读取数据地址处的数据字(框244)。dimm134检索存储于dimm134中的读取数据地址处的一或多个突发读取数据(框244)。dimm134接着将存储于读取数据地址处的一或多个突发读取数据传达到存储器控制器132(框246)。一或多个突发读取数据中的每一个包括突发读取数据字、用于突发读取数据字的突发ecc字和用于突发读取数据字的至少一个数据指示符。

图9是根据图5中的示范性数据分割区的图6中的dimm134的图，其说明在码字166的数据符号168中的示范性单个存储器位胞元250故障。因此，使用上文所论述的示范性位错误校正码，存储器控制器132可检测和校正此位错误，作为其ecc电路142操作的部分。即使在其它数据符号168或检查符号170中存在其它位错误，可仍检测到且校正此类其它数据符号168或检查符号170中的单个位错误。

图10是根据图5中的示范性数据分割区的图6中的dimm134的图，其按八(8)个位宽度配置且说明示范性存储器组或行故障。在此方面，将图10中的码字166展示为具有在行或组252中的位故障。有故障的的存储器行或组252将显得在至少三(3)个邻近数据符号168或检查符号170中具有至少一个位错误，这是因为两(2)个邻近数据符号168或检查符号170中的位错误可为具有八(8)个位宽度的列或行故障。然而，在按四(4)个位宽度配置的在图11中的dimm134中，示范性存储器组或行故障254将出现于具有位错误的邻近数据符号168或检查符号170中的四(4)个或更多个邻近位胞元中。

图12是说明示范性存储器列256故障的根据图5中的示范性数据分割区的图6中的dimm134的图。有故障的存储器列256将显得在至少两(2)个邻近数据符号168或检查符号170中的同一列256中具有位错误。图13是根据图5中的示范性数据分割区的图6中的dimm134的图，其说明dimm134中的示范性位道258故障。如图13中所展示，可基于至少一个位错误检测位道258故障，所述至少一个位错误正基于位错误校正码在数据符号168和/或检查符号170中的至少两(2)个邻近符号中的位道258中检测。在按四(4)个位宽度配置的在图14中的dimm134中，示范性四(4)个位字260故障将显得为四(4)个邻近位胞元，其交叉数据符号168和/或检查符号170当中的邻近符号。

根据本文中揭示的方面的支持在专用于存储ecc的ecc存储单元中的数据指示符的存储的dimm可提供于任一基于处理器的装置中，或集成到任一基于处理器的装置内。实例包含(但不限于)机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理(pda)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(dvd)播放器和便携式数字视频播放器。

在此方面，图15说明基于处理器的系统270的实例，其可使用具有包含图4的存储器控制器132和dimm134(展示为dimm134(0)到134(x))的存储器系统130的图2的soc10'。在此实例中，基于处理器的系统270包含一或多个cpu272，每一cpu包含一或多个处理器274。cpu272可具有耦合到处理器274的高速缓冲存储器276，以用于迅速存取临时存储的数据。作为非限制性实例，高速缓冲存储器276可包含如图4中的存储器系统130的存储器系统。cpu272耦合到系统总线278且可使基于处理器的系统270中包含的装置互耦合。众所周知，cpu272通过在系统总线278上交换地址、控制和数据信息与这些其它装置通信。举例来说，cpu272可将总线事务请求传达到存储器控制器280(作为从装置的实例)。尽管图15中未说明，但可提供多个系统总线278。

其它装置可连接到系统总线278。如图15中所说明，作为实例，这些装置可包含存储器系统281、一或多个输入装置282、一或多个输出装置284、一或多个网络接口装置286和一或多个显示控制器288。作为实例，存储器系统281可包含图4中的存储器系统130。输入装置282可包含任何类型的输入装置，包含(但不限于)输入键、开关、语音处理器等。输出装置284可包含任何类型的输出装置，包含(但不限于)音频、视频、其它视觉指示符等。网络接口装置286可为被配置以允许数据到和从网络290的交换的任何装置。网络290可为任何类型的网路，包含(但不限于)有线或无线网络、私用或公用网络、局域网(lan)、宽局域网、无线局域网、蓝牙(bt)和因特网。网络接口装置286可被配置以支持所要的任何类型的通信协议。存储器系统281可包含dimm134(0)到134(x)。

cpu272也可被配置以通过系统总线278存取显示控制器288以控制发送到一或多个显示器292的信息。显示控制器288将待经由一或多个视频处理器294显示的信息发送到显示器292，所述视频处理器将待显示的信息处理成适合于显示器292的格式。显示器292可包含任何类型的显示器，包含(但不限于)阴极射线管(crt)、液晶显示器(lcd)、发光二极管(led)显示器、等离子显示器等。

所属领域的技术人员将进一步了解，结合本文中所揭示的方面所描述的各种说明性逻辑块、模块、电路和算法可被实施为电子硬件、存储于存储器或另一计算机可读媒体中且由处理器或其它处理装置执行的指令，或此两者的组合。作为实例，本文中描述的装置可在任一电路、硬件组件、集成电路(ic)或ic芯片中使用。本文揭示的存储器可以是任何类型和大小的存储器，并且可被配置以存储所要的任何类型的信息。为清晰地说明此可互换性，各种说明性组件、块、模块、电路和步骤已在上文大体就其功能性来描述。如何实施此功能性取决于特定应用、设计选择和/或强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以变化方式实施所描述的功能性，但此类实施决策不应被解译为引起对本发明的范围的偏离。

可用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文所描述的功能的任何组合来实施或执行结合本文中所揭示的方面而描述的各种说明性逻辑块、模块和电路。处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，dsp与微处理器的组合、多个微处理器、一或多个微处理器结合dsp核心或任何其它此配置。

本文中所揭示的方面可以硬件和存储于硬件中的指令来体现，且可驻留于(例如)随机存取存储器(ram)、快闪存储器、只读存储器(rom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)、寄存器、硬盘、可移动的磁盘、cd-rom或所属领域中已知的任何其它形式的计算机可读媒体中。示范性存储媒体耦合到处理器，使得处理器可以从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成整体。处理器和存储媒体可驻留于asic中。asic可驻留于远程站中。在替代方案中，处理器和存储媒体可作为离散组件驻留于远程站、基站或服务器中。

还应注意，描述在本文中的示范性方面中的任一者中所描述的操作步骤以提供实例和论述。所描述的操作可按除说明的序列之外的众多不同序列执行。此外，单个操作步骤中所描述的操作可实际上以许多不同步骤来执行。另外，可组合在示范性方面中所论述的一或多个操作步骤。应理解，所属领域的技术人员将易于显而易见，流程图中所说明的操作步骤可以经受众多不同修改。所属领域的技术人员还将理解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可贯穿以上描述提及的数据、指令、命令、信息、信号、位、符号和芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示。

提供本发明的先前描述以使所属领域的任何技术人员能够制作或使用本发明。对本发明的各种修改将容易对所属领域的技术人员显而易见，并且可以在不脱离本发明的精神或范围的情况下将本文所定义的一般原理应用到其它变化。因此，本发明并不希望限于本文中所描述的实例和设计，而应符合与本文中所揭示的原理和新颖特征相一致的最广泛范围。