PDN实施及数字共合成的集成系统的制作方法

本发明大体上涉及集成电路设计，且更特定来说，涉及电力输送网络设计与数字逻辑设计流程的集成。

集成电路的数字逻辑电路通常使用若干设计工具设计，其中工具的操作被布置成序列，其可被认为是提供数字逻辑设计流程。通常，这些设计流程包含：指定数字电路操作，例如使用例如Verilog或VHDL的硬件描述语言(HDL)；基于HDL创建电路的寄存器传送级(RTL)描述；将RTL描述合成到网表；及使用布局及路由工具确定网表的门的布局及信号在门之间的路由。另外，一般来说，在过程的每一阶段处应用各种测试方案，以通常确定每一阶段是否在形式上等效于前一阶段，及过程的步骤可取决于测试的结果重复。

数字逻辑设计流程通常在减小集成电路的设计的成本方面是有效的，且用于提供满足功能要求的集成电路设计。

然而，通常在数字逻辑设计流程外设计半导体IC的一些部分。举例来说，电力输送网络(PDN)电路，包含芯片上电压调节器及相关联电路，通常是设计过程中专门处置且未并入到数字逻辑设计流程中的专用电路。代替地，PDN可经专门设计及专门布局，这可导致不一致性或不合意效应。

技术实现要素：

根据本发明的方面的一些实施例提供将电力输送网络设计集成到数字逻辑设计流程中。

根据本发明的方面的一些实施例提供一种在集成电路设计中有用的方法，其包括：由计算机接收电力输送网络(PDN)的参数；由所述计算机接收集成电路的逻辑电路模型；针对所述逻辑电路模型在指定的最小电压范围内模拟所述PDN的多个配置的操作；生成所选择的PDN配置的网表表示；及与所述逻辑电路的数字电路设计一起处理所述所选择的PDN配置的所述网表表示。

在审阅了本发明之后，将更充分地理解本发明的这些及其它方面。

附图说明

图1是集成电路芯片(IC)的框图。

图2展示IC的部分剖视侧视图。

图3是根据本发明的方面的在设计集成电路中有用的过程的流程图。

图4是根据本发明的方面的在设计集成电路中有用的过程的流程图。

图5是根据本发明的方面的在使用电力输送网络(PDN)配置合成数字电路中有用的过程的流程图。

图6是说明Vdd min的有效增加的图表。

图7是展示根据本发明的方面的过程流的另一实施例的图表。

具体实施方式

图1是集成电路芯片(IC)111的框图。IC包含多个逻辑元件113a到113c。所述逻辑元件执行各种数字逻辑功能，且可包含处理器电路或用于处理数据或执行其它功能的其它电路。所述IC还包含用于存储数据的存储器电路115。然而，应认识到，所述逻辑元件本身可包含一些电路，例如触发器及其它物品，其本身有时可认为是存储器电路，且逻辑元件及/或存储器元件的数目及分组可相对于图1中明确展示的内容显著改变。

所述IC还包含多个嵌入式电压调节器117a到117c。所述电压调节器中的每一者调节提供到对应电力岛或域121a到121c内的元件的电压，其中每一电力岛包含一些逻辑及/或存储器元件。在图1的IC中，还将电力岛中的一者，电力岛117c展示为包含自动瞬态控制(ATC)电路119。所述ATC电路减小由电压调节器117c输送到电力岛121c内的逻辑元件113c的电力的瞬态效应。所述瞬态可能是最明显的，且可能对正确电路操作具有最大影响，此时逻辑元件113c在其中逻辑元件执行大量处理的状态与其中逻辑元件可本质上被断电且几乎不执行处理的状态之间转变。

图1的IC还包含多个焊料凸块125，其用于提供信号进出IC的传输。一般来说，许多凸块耦合到或将耦合到数据源或数据宿，且一些凸块还耦合到电力元件，例如一或多个电源，例如电池，或其它物品，例如电容器及/或电感器，其可能位于芯片外。

出于电力相关目的而利用的电压调节器、ATC电路及凸块全都可认为是IC的电力输送网络(PDN)的部分，其还可包含芯片上电容器(图1中未明确展示)。提供的若干电压调节器及ATC电路，以及其特性，可实行IC的其它元件的设计(包含布局)及操作。另外，利用的若干凸块还可实行IC的其它元件的设计及操作。举例来说，图2展示IC 211的部分剖视侧视图，IC 211具有逻辑元件213、ATC电路219及多个凸块225a到225d。在图2的IC中，可见，一个电压调节器217a可通过单个凸块225b/经由231a组合接收电力。然而，第二电压调节器217b可通过凸块225c/经由231b组合及凸块225d/经由231c组合的平行路径接收电力。通过沿着两个(而非一个)路径接收电力，可改变电压调节器的特性，例如在允许更大电力的更有效接收方面的特性。

在图1的实施例中，在各种实施例中作为整体的电压调节器及ATC电路及PDN在IC中的位置很大程度上且在一些实施例中完全由自动工具确定，例如布局及路由工具。在各种实施例中，提供关于电压调节器、ATC电路及电力相关凸块的信息，作为设计过程的部分，作为网表(或其它工具特定数据结构)，其连同数字逻辑网表(或其它工具特定数据结构)一起在IC设计的创建中由额外工具(包含额外合成步骤))进行操作。

图3是根据本发明的方面的在设计集成电路中有用的过程的流程图。在一些实施例中，图3的过程由例如个人计算机、工作站或服务器的一或多个处理器执行。

在框311中，过程接收有关电力输送网络(PDN)的参数。在各种实施例中，所述参数可包含部分或全部电压调节器误差及效率参数、ATC电路误差参数、电压调节器及ATC电路面积要求及电压调节器及ATC凸块要求。另外，在一些实施例中，过程接收关于凸块物理性质(例如凸块电阻及电感)、最大凸块密度、裸片上电容器电容及面积的参数。

在框313中，过程接收PDN配置选择。在一些实施例中，PDN配置选择包含用于电力输送网络的凸块的数目、用于电力输送网络的电压调节器的数目及用于电力输送网络的电容器的数目。

在框315中，针对IC的设计中的实例化，过程生成电力输送网络的表示。在一些实施例中，所述表示呈网表的形式。在一些实施例中，所述表示呈工具特定数据结构的形式。

在框317中，过程在IC的设计中实例化电力输送网络的表示。

在框319中，过程处理IC的设计，包含电力输送网络的实例化表示。在一些实施例中，过程通过执行设计的另一合成来处理设计。在一些实施例中，过程通过将设计电路布局到布局中来处理设计，并确定信号在电路元件之间的路由来处理设计。

在此之后过程返回。

图4是根据本发明的方面的在设计集成电路中有用的过程的流程图。在一些实施例中，图4的过程由例如个人计算机、工作站或服务器的一或多个处理器执行。

在框411中，过程接收电源电路模块化设计参数。在一些实施例中，电源电路模块化设计参数包含模块化电压调节器及ATC电路设计，及关于电压调节器误差及效率、ATC电路误差、电压调节器面积、ATC电路面积、电压调节器凸块要求及ATC电路凸块要求的参数。

在框413中，过程接收电力相关参数。在一些实施例中，电力相关参数包含凸块电感及电阻、最大凸块密度、裸片上电容器电容及面积、板IR降预算、封装IR降预算，裸片上IR降预算、最大斜坡电流、斜坡时间及标称Vdd。

在框415中，过程接收逻辑电路模型的指示。在一些实施例中，逻辑电路模型的指示包括逻辑电路在最小Vdd及目标频率下的面积及电流模型。在一些实施例中，逻辑电路的指示是基于逻辑电路在目标频率下的描述的合成扫掠。

在框417中，过程模拟电力输送网络的配置的模型。在许多实施例中，模型是基于电力电路模块化设计参数及电力相关参数，且模拟在Vdd最小电压的范围内。在一些实施例中，模型指定PDN凸块的特定数目，电压调节器及/或电压调节器配置的数目、ATC电路及/或ATC配置的数目，及裸片上电容器的数目及/或裸片上电容器的电容。在一些实施例中，过程确定配置的标称Vdd及配置的面积及电力效率。在一些实施例中，在可能Vdd最小值范围内执行配置的模拟。在一些实施例中，过程确定由PDN供应的电力的Vdd最小值。

在框419中，过程确定是否存在更多需要模拟的PDN配置。如果确定存在，那么过程返回到框417且模拟PDN的另一配置的模型。在一些实施例中，多个PDN配置经模拟以确定能够提供由PDN供应的电力的最大Vdd最小值的PDN配置。举例来说，图6说明Vdd及过程速度的图表，其中Vdd从最小电压611到最大电压613变化，且过程速度从较慢速度615到较快速度617变化。一般来说，对于可称为设计的缓慢拐角的设计，最难以达到时序收敛，在所述设计下，电力较低且处理速度较低。然而，如果可将最小Vdd提高到更高电压，例如，第二最小电压619，那么设计较不可能落到可为缓慢拐角的设计中且更有可能达到时序收敛。

如果不存在需要模拟的更多PDN配置，那么过程继续到框421。在框421中，过程接收PDN配置的选择。

在此之后过程返回。

图5是根据本发明的方面在使用电力输送网络(PDN)配置合成数字电路中有用的过程的流程图。在一些实施例中，过程由配备有逻辑合成工具的桌上型或膝上型个人计算机执行。

在框511处，以模块化方式设计电压调节器(VR)及自动瞬态控制(ATC)。在一些实施例中，VR及ATC是PDN的功能组件，其中VR用作开关电压调节器。举例来说，以模块化方式设计VR及ATC有效地缩短设计及开发时间。另外，这样做会允许以模块化方式测试VR及ATC，使得每一模块被分离地隔离及测试。然而，在一些实施例中，一起测试VR及ATC。举例来说，VR及ATC的设计可以抽象模型开始。VR及ATC抽象模型被转化为可合成寄存器传送级(RTL)模型，其表示VR及ATC的高级表示。接着，RTL模型被转化为结构模型，其是VR及ATC的逻辑描述。在一些实施例中，例如VHDL及Verilog的示意性框结构或硬件描述语言用于创建RTL模型。结构模型可为VR及ATC的逻辑门级或晶体管级描述。当设计VR及ATC时，确定及捕获各种设计参数。设计参数包含以下：电压调节器误差率、电压调节器效率、自动瞬态控制误差率、电压调节器面积、自动瞬态控制面积、电压调节器凸块要求及自动瞬态控制凸块要求。电压调节器误差率例如强加最大可容忍输出电压误差率于VR设计上。电压调节器效率例如强加最小输出电力与输出电力比于VR设计上。自动瞬态控制误差率例如强加最大可容忍输出电力误差率于ATC设计上。电压调节器面积及自动瞬态控制面积例如强加形状因子设计约束分别于VR及ATC上。电压调节器及自动瞬态控制面积每平方毫米通常是额定的。电压调节器凸块要求及自动瞬态控制要求例如强加设计约束分别于电压调节器凸块及自动瞬态控制凸块上。凸块要求可包含材料类型、凸块高度(通常以微米测量)及焊接膏或焊球的选择。接着，过程继续到框513。

在框513处，接收PDN的各种组件的用户设计输入。用户输入包含以下项：凸块性质、最大凸块密度、如转化成均等定价的硅面积的每凸块成本、裸片上金属电容器电容及面积、裸片上栅电容器电容及面积、IR降预算、斜坡电流、斜坡时间、标称电力供应电压PDN优化搜索范围及粒度及电压调节器效率目标。凸块性质例如可包含凸块或铜柱的电容、电感及电阻级别。一般来说，以微米为单位测量最大凸块密度。IR降预算是指跨越若干组件(例如板、封装衬底及裸片)的不影响设计的时序及功能性的可接受IR降。

在一些实施例中，在框513处，确定PDN的额外用户设计输入。额外用户输入包含由合成扫掠在目标频率下合成的设计的面积对最小电力供应电压及电流对逐段线性模型。举例来说，面积与电流逐段逼近可使用若干线性分段标绘以指示PDN的特性。在一些实施例中，面积与电流逐段逼近可使用单个线性分段标绘，其中两个数据点指示PDN的特性。接着，过程继续到框515。

在框515处，虽然未超过且在所需效率内，过程基于所捕获到的VR及ATC的设计参数及来自框513的用户输入在用户指定的范围内运行模拟模型以识别最佳面积、最佳电力及多个PDN配置。多个PDN配置中的每一者包含凸块或铜柱的数目、嵌入式电压调节器(EVR)配置、ATC配置及裸片上电容器。最佳面积例如可为最少VR及ATC面积(每平方毫米通常是额定的)，其生成最优PDN。最佳电力例如可为VR及ATC的最少电力消耗，其生成最优PDN。接着，过程继续到框517。

在框517处，过程基于在框515中识别的最佳面积及最佳电力选择及所期望PDN配置。所期望PDN配置包含凸块或铜柱的数目、EVR配置、ATC配置及裸片上电容器。例如可选自在框513中用户指定的范围。所期望PDN配置例如可选自在框513中识别及生成的多个PDN配置中的一者。在此之后，过程行进到框519。

在框519处，过程基于所期望的PDN配置生成PDN组件及互连件的网表或数据库表示。在一些实施例中，PDN组件及互连件包含EVR、ATC及裸片上电容器。网表例如可作为执行合成过程的结果生成，所述合成过程合成PDN组件及互连件。网表通常呈文本文件或美国信息互换标准码(ASCII)格式，其含有PDN组件及互连件的结构模型的相关信息。所述信息例如可包含所使用的单元、单元互连、高侧电压(例如，V_DD、V_CC)、低侧电压(例如，V_SS，GND)及所使用的面积。除了生成网表之外，合成过程在一些实施例中将PDN组件及相关互连件的RTL模型转换到结构模型，例如门级描述。合成过程例如可由合成工具执行，例如Cadence RTL编译器及Synopsys设计编译器。

同样在框519处，过程将PDN组件及互连件实例化成数字电路设计。过程例如可将PDN组件及互连件的网表并入到数字电路设计的RTL模型中。在一些实施例中，PDN组件及互连件的网表通过在合成数字电路设计之前将网表添加到合成工具的模型库中经实例化成数字电路设计。

此外，在框519中，过程在所选择的下使用PDN组件及互连件的实例化网表合成并实施数字电路设计。合成数字电路设计例如可生成另一网表，其含有PDN组件及互连件及数字电路的结构模型的相关信息。在一些实施例中，接着，所生成的网表可由配备有模拟工具(例如，Cadence、SPICE)的个人计算机(例如，桌上型或膝上型)编译以生成具有PDN组件及互连件的数字电路的输入及输出波形。

图7是展示根据本发明的方面的过程流的另一实施例的图表。所述过程流包含在框711中针对大电路模型执行PDN配置的模拟。PDN配置利用电压调节器(VR)及自动瞬态控制(ATC)模块参数输入713、其它PDN相关参数输入715及为逻辑电路模型提供面积及电流信息717的输入。在框719中，选择PDN配置中的一者以供使用。在框721中，生成所选择的PDN配置的网表或数据库表示，且在框723中，将PDN配置实例化成包含逻辑电路设计的设计。在框725中，合成设计且在此之后实施设计。

尽管已关于各种实施例论述了本发明，但应认识到，本发明包括由本发明支持的新型及非显而易见的权利要求书。