本发明的领域总体上涉及计算机处理器架构，并且更具体地，涉及当被执行时引起特定结果的指令。
背景技术：
在许多应用中，被组织成可以单独存取的单独元素的数据结构是常见的。例如，在媒体应用中使用的许多编码方案中，RGB(红-绿-蓝)是一种常见格式。在这种情况下，数据结构由连续地存储且尺寸相同(例如，32位)的三种元素类型R、G和B组成。高性能计算应用中常见的另一示例是如2D空间中的XY或3D空间中的XYZ等坐标。在一些应用中，还出现了具有更高数量的元素的其他结构。
附图说明
本发明是通过示例说明的，并且不局限于各个附图的图示，在附图中，相同的参考标号表示类似的元件并且其中：
图1展示了紧缩数据(SIMD)寄存器以及此寄存器内的通道的实施例；
图2展示了用于处理loadstride(加载跨步)指令的硬件的实施例；
图3展示了对loadstride指令的执行的实施例；
图4展示了loadstride指令的实施例；
图5展示了由处理器执行以处理loadstride指令的方法的实施例；
图6展示了由处理器执行以处理针对某种数据类型的loadstride指令的方法的执行部分的实施例；
图7A-图7B是展示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；
图8A至图8D是展示根据本发明的实施例的示例性专用向量友好指令格式的框图；
图9是根据本发明的一个实施例的寄存器架构的框图；
图10A是展示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图；
图10B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图；
图11A-图11B展示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。；
图12是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器的框图；
图13-16是示例性计算机架构的框图；并且
图17是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
具体实施方式
在下面的描述中，阐述了许多具体细节。然而，要理解的是，可以在不具有这些具体细节的情况下实践本发明的实施例。在其他实例中，没有详细示出众所周知的电路、结构和技术，以避免模糊对本说明书的理解。
在说明书中提到“一个实施例”、“实施例”、“示例实施例”等表明所描述的实施例可以包括特定特征、结构、或特性，但每一个实施例可能不一定包括所述特定特征、结构、或特性。而且，此类短语不一定指相同的实施例。另外，当结合实施例来描述特定特征、结构或特性时，应理解，无论是否予以显式地描述，结合其他实施例来实现此特征、结构或特性在本领域的技术人员的知识范围内。
当结构被组织为数组时，将单独元素组织成然后可以在单指令多数据(SIMD)循环中使用的向量经常是昂贵的，因为这些元素未被存储为彼此靠近。例如，为了从结构数组XYZ中将X值、Y值和Z值提取到单独的向量中，必须解决每种类型的值在存储器中是分开(例如，Y[0]和Z[0]位于X[0]与X[l]之间)的事实。
本文中详述了LoadStride指令将结构的不同元素的向量加载到紧缩数据寄存器中的实施例。在连续结构被连续地存储在存储器例如作为阵列中的情况下，可以使用这些指令。想法是使用SIMD通道(对于2D结构，256位；或者对于3D或4D结构，128位；等等)来保持不同类型的元素。图1展示了紧缩数据(SIMD)寄存器以及此寄存器内的通道的实施例。寄存器101具有四个通道103至109。每个通道具有相同的尺寸。组合通道可用于存储不同的尺寸。例如，将所有四个通道用于第一数据宽度111，将两个通道用于第二数据宽度113(其中两个可以放到寄存器中)，或将四个通道用于第三数据宽度115(其中四个可以放到寄存器中)。例如，对于每个通道都为128位宽的512位寄存器，所述寄存器可被组织为1个512位数据宽度、2个256位数据宽度、或4个128位数据宽度。根据实施例，在寄存器中使用不同的数据宽度(例如，32位、64位、128位、256位、512位，等等)和数据元素尺寸(例如，8位、16位、32位、64位、128位，等等)。
在其中X、Y、Z及W各自为32位值的XYZW数据集中，执行LOADSTRIDE将把四个连续结构加载到512位寄存器中并且将四个X值写入较低的128位通道中、将4个Y值写入第二128位通道中，等等。这种方式可以用于将循环完全向量化，其中，每个向量中四个迭代。其还可以用于提供更宽的向量化。X、Y、Z和W是不同的数据类型。下图示出了展示了可以如何使用新指令来提取4D结构的全向量宽度值的元素的序列，随后是可以用于提取每种类型的短向量(128位尺寸)的序列。注意，loadstride指令可以具有许多不同尺寸的紧缩数据目的地操作数，包括但不限于128位(有时称为XMM)、256位(有时称为XMM)、以及512位(有时称为ZMM)。
本文中详述了当被执行时将(例如，结构的)至少两种数据类型的跨步数据元素从存储器加载到目的地寄存器中到目的地寄存器的通道中的LoadStride指令的实施例。特定类型的数据元素被连续地存储在目的地的被分配给特定数据类型的一个或多个通道中。使存储器中的特定类型的数据元素跨步，使得某种类型的每个数据元素都跨过除了同一类型的数据元素之外的多个数据元素位置。注意，存储器中的相对数据元素位置在目的地寄存器通道中得以维持。
例如，当存储器存储xyzwXYZW双字时，执行LOAD4D ZMM，MEM(加载4D ZMM，存储器)(具有步幅4(数据元素类型的数量)的跨步加载指令，其中，每个数据元素都为32位)拉出X、Y、Z和W数据类型的4个数据元素并且将所述数据元素存储在目的地寄存器ZMM中在四个通道中(每数据类型各一个)。在以下代码中，XYZW数据元素从存储器加载到四个目的地紧缩数据寄存器中并且然后被置换成使得存在每数据类型一个寄存器。
LOAD4D zmm4,[mem](加载4D zmm4,[存储器])//zmm4＝x1x2x3x4y1y2y3y4z1z2z3z4w1w2w3w4
LOAD4D zmm5,[mem+48](加载4D zmm5,[存储器+48])//zmm5＝x5x6x7x8y5y6y7y8z5z6z7z8w5w6w7w8
LOAD4D zmm6,[mem+48](加载4D zmm6,[存储器+48])//zmm6＝x9x10x11x12y9y10y11y....….
LOAD4D zmm7,[mem+48](加载4D zmm7,[存储器+48])//zmm7＝x13x14x15x16y13y14y...….
VPERM2TD zmm8,zmm4,zmm5//zmm8＝x1...x8,y1....y8
VPERM2TD zmm9,zmm6,zmm7//zmm9＝x9...x16,y9...y16
VPERMT2D zmm1,zmm8,zmm9
VPERMT2D zmm2,zmm8,zmm9
VPERM2TD zmm10,zmm4,zmm5//zmm10＝z1...z8,w1....w8
VPERM2TD zmm11,zmm6,zmm7//zmm11＝z9...z16,w9...w16
VPERMT2D zmm3,zmm8,zmm9
VPERMT2D zmm4,zmm8,zmm9
在以下代码中，XYZW数据元素从存储器加载到一个更大的目的地紧缩数据寄存器中并且然后被提取到更小的紧缩数据寄存器中，使得存在每数据类型一个寄存器。
LOAD4D zmm5,[mem](加载4D zmm5,[存储器])//zmm5＝x1x2x3x4y1y2y3y4z1z2z3z4w1w2w3w4
VEXTRACTI32x4xmm1,zmm5,0(V提取I32x4xmm1,zmm5,0)//xmm1＝x1x2x3x4
VEXTRACTI32x4xmm2,zmm5,1(V提取I32x4xmm2,zmm5,1)//xmm2＝y1y2y3y4
VEXTRACTI32x4xmm3,zmm5,2(V提取I32x4xmm3,zmm5,2)//xmm3＝z1z2z3z4
VEXTRACTI32x4xmm1,zmm5,0(V提取I32x4xmm1,zmm5,0)//xmm4＝w1w2w3w4
图2展示了用于处理loadstride指令的硬件的实施例。所展示的硬件通常是硬件处理器或核的一部分，诸如，中央处理单元、加速器等的一部分。
loadstride指令由解码电路系统201接收。例如，解码电路系统201从取出逻辑/电路系统接收此指令。loadstride指令包括用于起始存储器位置(源操作数)和紧缩目的地寄存器的字段。所述指令的操作码中的“步幅(stride)”是步幅长度且为2、3、或4并对应于存储器中所存储的结构的数据元素类型的数量。操作码还包括对元素尺寸字节、字、双字以及四字的数据元素尺寸{B/W/D/Q}的指示。
稍后将详述指令格式的更详细实施例。解码电路系统201将loadstride指令解码成一个或多个操作。在一些实施例中，这种解码包括生成待由执行电路系统(诸如，执行电路系统209)执行的多个微操作。解码电路系统201还对指令前缀进行解码。
在一些实施例中，寄存器重命名、寄存器分配和/或调度电路系统203提供以下功能中的一项或多项：1)将逻辑操作数值重命名为物理操作数值(例如，在一些实施例中，寄存器别名表)；2)向经解码指令分配状态位和标记；以及3)调度经解码指令以供在指令池之外的执行电路系统209上执行(例如，在一些实施例中，使用保留站)。
寄存器(寄存器堆)205和存储器207将数据存储为loadstride指令的将由执行电路系统209对其进行操作的操作数。示例性寄存器类型包括紧缩数据寄存器、通用寄存器和浮点寄存器。
执行电路系统209执行经解码loadstride指令以将(例如，结构的)至少两种数据类型的跨步数据元素从存储器加载到目的地寄存器中到目的地寄存器的通道中。特定类型的数据元素被连续地存储在目的地的被分配给特定数据类型的一个或多个通道中。使存储器中的特定类型的数据元素跨步，使得某种类型的每个数据元素都跨过除了同一类型的数据元素之外的多个数据元素位置。注意，存储器中的相对数据元素位置在目的地寄存器通道中得以维持。
在一些实施例中，引退电路系统211在架构上将目的地寄存器提交到寄存器205中并且引退所述指令。
图3展示了对loadstride指令的执行的实施例。这些示例不意味着是限制性的。要提取的紧缩数据元素的数量及其尺寸取决于指令编码(数据元素尺寸)和目的地寄存器。如此，可以提取不同数量的紧缩数据元素，诸如，2、4、8、16、32或64。紧缩数据目的地寄存器尺寸包括64位、128位、256位以及512位。
顶部示例示出了对load2D(加载2D)的执行，其中，步幅为2，并且数据元素为双字。存储器301包括在存储器中交替的两种不同数据类型(X和Y)。提取的起点位于Y0的开头。在此示例中，步幅为2。紧缩数据目的地寄存器0 303将X类型的跨步数据元素存储在较高通道中并且将Y类型的跨步数据元素存储在较低通道中。
中间示例示出了对load3D(加载3D)的执行。存储器307包括在存储器中交替的三种不同数据类型(X、Y和Z)。提取的起点位于X0的开头。在此示例中，步幅为3，并且数据元素为双字。紧缩数据目的地寄存器309将X类型的跨步数据元素存储在最低有效通道中，将Y类型的跨步数据元素存储在相邻通道中并且将Z类型的跨步数据元素存储在与Y类型通道相邻的通道中。
底部示例示出了对load4D(加载4D)的执行。存储器315包括在存储器中交替的四种不同数据类型(X、Y、Z和W)。提取的起点位于W0的开头。在此示例中，步幅为4，并且数据元素为32位。在此示例中，步幅为3，并且数据元素为双字。紧缩数据目的地寄存器309将W类型的跨步数据元素存储在最低有效通道中，将X类型的跨步数据元素存储在相邻通道中，将Z类型的跨步数据元素存储在与Y类型通道相邻的通道中，并且将Z类型的跨步数据元素存储在与Y类型通道相邻的通道(最高有效通道)中。
loadstride指令的格式的实施例是loadstride{B/W/D/Q}DSTREG,MEMORY(加载跨步{B/W/D/Q}目的地寄存器,存储器)。在一些实施例中，loadstride{B/W/D/Q}是所述指令的操作码。stride指示步幅值(例如，2、3、或4)以及要提取的数据类型的数量。B/W/D/Q将源/目的地的数据元素尺寸指示为字节、字、双字和四字。DSTREG是紧缩数据目的地寄存器操作数。Memory是开始提取的起点的地址。
在实施例中，指令的编码包括比例-索引-基址(SIB)型存储器寻址操作数，所述操作数间接地标识存储器中的多个索引目的地位置。在一个实施例中，SIB型存储器操作数包括标识基地址寄存器的编码。基地址寄存器的内容表示存储器中的基地址，存储器中的特定目的地位置的地址是根据所述基地址来计算的。例如，基地址是扩展向量指令的潜在目的地位置块中的第一位置的地址。在一个实施例中，SIB型存储器操作数包括标识索引寄存器的编码。索引寄存器的每个元素都指定索引或偏移值，所述索引或偏移值可用于根据基地址计算潜在目的地位置块内的对应目的地位置的地址。在一个实施例中，SIB型存储器操作数包括指定在计算对应目的地地址时将应用于每个索引值的比例因子的编码。例如，如果在SIB型存储器操作数中编码了比例因子值四，则将从索引寄存器的元素中获得的每个索引值乘以四并且然后与基地址相加以计算目的地地址。
在一个实施例中，形式vm32{x,y,z}的SIB型存储器操作数标识使用SIB型存储器寻址来指定的存储器操作数的向量阵列。在此示例中，使用公共基址寄存器、恒定比例因子和向量索引寄存器来指定存储器地址阵列，所述向量索引寄存器包含单独的元素，所述元素中的每一个都是32位索引值。向量索引寄存器可以是XMM寄存器(vm32x)、YMM寄存器(vm32y)或ZMM寄存器(vm32z)。在另一实施例中，形式vm64{x,y,z}的SIB型存储器操作数标识使用SIB型存储器寻址来指定的存储器操作数的向量阵列。在此示例中，使用公共基址寄存器、恒定比例因子和向量索引寄存器来指定存储器地址阵列，所述向量索引寄存器包含单独的元素，所述元素中的每一个都是64位索引值。向量索引寄存器可以是XMM寄存器(vm64x)、YMM寄存器(vm64y)或ZMM寄存器(vm64z)。
在一些实施例中，loadstride指令包括写掩码寄存器操作数。写掩码用于有条件地控制每元素操作和结果更新。根据实施方式，写掩码使用合并和归零掩码。编码有谓词(写掩码(writemask或write mask)或k寄存器)操作数的指令使用此操作数来有条件地控制每元素计算操作以及到目的地操作数的结果更新。谓词操作数被称为opmask(写掩码)寄存器。opmask是一组尺寸为MAX_KL(最大_KL)(64位)的八个架构寄存器。注意，在这组8个架构寄存器中，仅k1到k7可以作为谓词操作数而被寻址。k0可以用作常规源或目的地，但不能被编码为谓词操作数。还注意，谓词操作数可以用于对具有存储器操作数(源或目的地)的一些指令实现存储器错误抑制。作为谓词操作数，opmask寄存器包含用于管理对向量寄存器的每个数据元素的操作/更新的一个位。通常，opmask寄存器可以支持具有多个元素尺寸的指令：单精度浮点(float32)、整数双字(int32)、双精度浮点(float64)、整数四字(int64)。opmask寄存器的长度MAX_KL足以处置具有每元素一位的高达64个元素，即64位。对于给定向量长度，每个指令都基于其数据类型而仅访问所需最低有效掩码位的数量。opmask寄存器以每元素粒度影响指令。所以，对每个数据元素的任何数字或非数字操作以及中间结果到目的地操作数的每元素更新以opmask寄存器的相应位为基础。在大多数实施例中，充当谓词操作数的opmask遵循以下特性：1)如果相应opmask位未被置位(这意味着对掩码掉元素的操作可能不引起异常或违例，并且因此，不会由于掩码掉操作而更新异常标记)，则不针对元素而执行指令的操作；2)如果相应写掩码位未被置位，则不会使用所述操作的结果更新目的地元素。相反，目的地元素值必须被保存(合并掩蔽)或者其必须归零(零掩码)；3)对于具有存储器操作数的一些指令，针对具有掩码位0的元素而抑制存储器错误。注意，此特征提供了用于实施控制流预测的通用构造，因为掩码实际上提供了针对向量寄存器目的地的合并行为。作为替代方案，掩码可以用于归零而不是合并，使得掩码掉的元素使用0来更新而不是保存旧值。归零行为被提供以在不需要旧值时移除对旧值的隐含依赖性。
图4展示了loadstride指令的实施例，所述指令包括以下各项的值：操作码401、目的地操作数403、源存储器操作数405、以及在一些实施例中写掩码操作数407。
图5展示了由处理器执行以处理loadstride指令的方法的实施例。
在501处，取出指令。例如，取出loadstride指令。如以上详述的，loadstride指令包括操作码、存储器源地址、以及紧缩数据目的地寄存器操作数。在一些实施例中，loadstride指令包括写掩码操作数。在一些实施例中，从指令高速缓存中取出指令。
在503处，对所取出指令进行解码。例如，所取出loadstride指令由诸如本文所详述的解码电路系统等解码电路系统进行解码。
在505处，检索与经解码指令的源操作数相关联的数据值。例如，在源地址处开始存取来自存储器的连续元素。
在507处，由诸如本文详述的执行电路系统(硬件)等执行电路系统执行经解码指令。对于loadstride指令，所述执行将在所述指令的源地址处开始从连续存储器中提取X类型(由指令的步幅限定)的数据元素并且针对每种类型将所提取数据元素存储到紧缩数据目的地寄存器的专用于此类型的一个或多个通道中。
在一些实施例中，在509处，提交或引退所述指令。
图6展示了由处理器执行以处理针对某种数据类型的loadstride指令的方法的执行部分的实施例。将针对要存储的每种数据类型而重复这一点。
在601处，确定要每数据类型地加载的数据元素的最大数量。例如，有多少尺寸为S的数据元素将放入专用于此类型的(多个)通道中。
在603处，提取之前未提取的数据类型的最低有效数据元素。例如，提取memory[0](存储器[0])、memory[0+stride*data element size](存储器[0+步幅*数据元素尺寸])等处的数据元素。
在605处，将所提取数据元素写入到目的地寄存器中在相应相对数据元素位置处在分配给所述数据类型的(多个)通道中。在一些实施例中，当写掩码包括在所述指令中时，所述数据元素只有在所述写掩码中的相应位位置被置位时才被写入。否则，现有数据元素归零(如果使用零掩码)或者保持不变(如果使用合并掩码)。
在607处，判定所提取的数据元素的数量是否等于要提取的元素的所确定数量。当所述数量不相等时，则提取之前未提取的数据类型的最低有效数据元素。当所述数量相等时，则针对此数据类型的执行完成。
以下附图详述了用于实施上述内容的实施例的示例性架构和系统。在一些实施例中，上述一个或多个硬件组件和/或指令如以下所详述的那样进行仿真或者被实施为软件模块。
以上详述的(多个)指令的实施例被具体化可以被具体化为以下详述的“通用向量友好指令格式”。在其他实施例中，未利用这种格式，并且使用了另一指令格式，然而，以下对写掩码寄存器、各种数据变换(混合、广播等)、寻址等的描述总体上适用于对以上(多个)指令的实施例的描述。另外，在下文中详述示例性系统、架构和流水线。以上(多个)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
指令集可包括一种或多种指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有该指令格式的字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为较少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。由此，ISA的每一条指令使用给定的指令格式(并且如果经定义，则按照该指令格式的指令模板中的给定的一个指令模板)来表达，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式，该特定的指令格式包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段；并且该ADD指令在指令流中出现将使得在操作数字段中具有选择特定操作数的特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2014年9月的64和IA-32架构软件开发者手册；并且参见2014年10月的高级向量扩展编程参考)。
示例性指令格式
本文中所描述的(多条)指令的实施例能以不同的格式体现。另外，在下文中详述示例性系统、架构和流水线。(多条)指令的实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。
图7A-图7B是展示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图7A是展示根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图7B是展示根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式700定义A类和B类指令模板，这两者都包括无存储器访问705的指令模板和存储器访问720的指令模板。在向量友好指令格式的上下文中的术语“通用”是指不束缚于任何特定指令集的指令格式。
尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素组成，或者替代地由8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是替代实施例可支持更大、更小和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图7A中的A类指令模板包括：1)在无存储器访问705的指令模板内，示出无存储器访问的完全舍入控制型操作710的指令模板、以及无存储器访问的数据变换型操作715的指令模板；以及2)在存储器访问720的指令模板内，示出存储器访问的时效性725的指令模板和存储器访问的非时效性730的指令模板。图7B中的B类指令模板包括：1)在无存储器访问705的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作712的指令模板以及无存储器访问的写掩码控制的vsize型操作717的指令模板；以及2)在存储器访问720的指令模板内，示出存储器访问的写掩码控制727的指令模板。
通用向量友好指令格式700包括以下列出的按照在图7A-7B中展示的顺序的如下字段。
格式字段740——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段742——其内容区分不同的基础操作。
寄存器索引字段744——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器堆中选择N个寄存器。尽管在一个实施例中N可多达三个源寄存器和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持多达两个源，其中这些源中的一个源还用作目的地；可支持多达三个源，其中这些源中的一个源还用作目的地；可支持多达两个源和一个目的地)。
修饰符(modifier)字段746——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问705的指令模板与存储器访问720的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段750——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段768、α字段752和β字段754。扩充操作字段750允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。
比例字段760——其内容允许用于存储器地址生成(例如，用于使用(2比例*索引+基址)的地址生成)的索引字段的内容的按比例缩放。
位移字段762A——其内容用作存储器地址生成的一部分(例如，用于使用(2比例*索引+基址+位移)的地址生成)。
位移因数字段762B(注意，位移字段762A直接在位移因数字段762B上的并置指示使用一个或另一个)——其内容用作地址生成的一部分；它指定将按比例缩放存储器访问的尺寸(N)的位移因数——其中N是存储器访问中的字节数量(例如，用于使用(2比例*索引+基址+按比例缩放的位移)的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成将在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段774(稍后在本文中描述)和数据操纵字段754C确定。位移字段762A和位移因数字段762B不用于无存储器访问705的指令模板和/或不同的实施例可实现这两者中的仅一个或不实现这两者中的任一个，在这个意义上，位移字段762A和位移因数字段762B是任选的。
数据元素宽度字段764——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中只用于指令中的一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上，该字段是任选的。
写掩码字段770——其内容逐数据元素位置地控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩蔽，而B类指令模板支持合并-写掩蔽和归零-写掩蔽两者。当合并时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间保护目的地中的任何元素集免于更新；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行(由基础操作和扩充操作指定的)任何操作期间使目的地中的任何元素集归零；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制正被执行的操作的向量长度的能力(即，从第一个到最后一个正被修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段770允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段770的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段770的内容间接地标识要执行的掩蔽)的本发明的实施例，但是替代实施例替代地或附加地允许掩码写字段770的内容直接指定要执行的掩蔽。
立即数字段772——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上，该字段是任选的。
类字段768——其内容在不同类的指令之间进行区分。参考图7A-图7B，该字段的内容在A类和B类指令之间进行选择。在图7A-图7B中，圆角方形用于指示特定的值存在于字段中(例如，在图7A-图7B中分别用于类字段768的A类768A和B类768B)。
A类指令模板
在A类非存储器访问705的指令模板的情况下，α字段752被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作710和无存储器访问的数据变换型操作715的指令模板分别指定舍入752A.1和数据变换752A.2)的RS字段752A，而β字段754区分要执行所指定类型的操作中的哪一种。在无存储器访问705的指令模板中，比例字段760、位移字段762A和位移比例字段762B不存在。
无存储器访问的指令模板——完全舍入控制型操作
在无存储器访问的完全舍入控制型操作710的指令模板中，β字段754被解释为其(多个)内容提供静态舍入的舍入控制字段754A。尽管在本发明的所述实施例中舍入控制字段754A包括抑制所有浮点异常(SAE)字段756和舍入操作控制字段758，但是替代实施例可支持这两个概念，可将这两个概念编码为同一字段，或仅具有这些概念/字段中的一个或另一个(例如，可仅具有舍入操作控制字段758)。
SAE字段756——其内容区分是否禁用异常事件报告；当SAE字段756的内容指示启用抑制时，给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序。
舍入操作控制字段758——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段758允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段750的内容覆盖(override)该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作715的指令模板中，β字段754被解释为数据变换字段754B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问720的指令模板的情况下，α字段752被解释为驱逐提示字段752B，其内容区分要使用驱逐提示中的哪一个(在图7A中，对于存储器访问时效性725的指令模板和存储器访问非时效性730的指令模板分别指定时效性的752B.1和非时效性的752B.2)，而β字段754被解释为数据操纵字段754C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问720的指令模板包括比例字段760，并任选地包括位移字段762A或位移比例字段762B。
向量存储器指令使用转换支持来执行来自存储器的向量加载以及向存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式从/向存储器传输数据，其中实际被传输的元素由被选为写掩码的向量掩码的内容规定。
存储器访问的指令模板——时效性的
时效性的数据是可能足够快地被重新使用以从高速缓存操作受益的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板——非时效性的
非时效性的数据是不太可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作受益且应当被给予驱逐优先级的数据。然而，这是提示，并且不同的处理器能以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段752被解释为写掩码控制(Z)字段752C，其内容区分由写掩码字段770控制的写掩蔽应当是合并还是归零。
在B类非存储器访问705的指令模板的情况下，β字段754的一部分被解释为RL字段757A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作712的指令模板和无存储器访问的写掩码控制VSIZE型操作717的指令模板分别指定舍入757A.1和向量长度(VSIZE)757A.2)，而β字段754的其余部分区分要执行所指定类型的操作中的哪一种。在无存储器访问705的指令模板中，比例字段760、位移字段762A和位移比例字段762B不存在。
在无存储器访问的写掩码控制部分舍入控制型操作710的指令模板中，β字段754的其余部分被解释为舍入操作字段759A，并且禁用异常事件报告(给定的指令不报告任何种类的浮点异常标志，并且不唤起任何浮点异常处置程序)。
舍入操作控制字段759A——正如舍入操作控制字段758，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段759A允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段750的内容覆盖该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作717的指令模板中，β字段754的其余部分被解释为向量长度字段759B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节或512字节)。
在B类存储器访问720的指令模板的情况下，β字段754的一部分被解释为广播字段757B，其内容区分是否要执行广播型数据操纵操作，而β字段754的其余部分被解释为向量长度字段759B。存储器访问720的指令模板包括比例字段760，并任选地包括位移字段762A或位移比例字段762B。
针对通用向量友好指令格式700，示出完整操作码字段774包括格式字段740、基础操作字段742和数据元素宽度字段764。尽管示出了其中完整操作码字段774包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段774包括少于所有的这些字段。完整操作码字段774提供操作代码(操作码)。
扩充操作字段750、数据元素宽度字段764和写掩码字段770允许逐指令地以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或处理器内的不同核可支持仅A类、仅B类、或者可支持这两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于通用计算和图形和/或科学(吞吐量)计算两者的核可支持A类和B类两者(当然，具有来自这两类的模板和指令的一些混合、但是并非来自这两类的所有模板和指令的核在本发明的范围内)。同样，单个处理器可包括多个核，这多个核全部都支持相同的类，或者其中不同的核支持不同的类。举例而言，在具有单独的图形核和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。将使以高级语言编写的程序成为(例如，及时编译或静态编译)各种不同的可执行形式，这些可执行形式包括：1)仅具有由用于执行的目标处理器支持的(多个)类的指令的形式；或者2)具有替代例程并具有控制流代码的形式，该替代例程使用所有类的指令的不同组合来编写，该控制流代码选择这些例程以基于由当前正在执行代码的处理器支持的指令来执行。
示例性专用向量友好指令格式
图8是展示根据本发明的实施例的示例性专用向量友好指令格式的框图。图8示出专用向量友好指令格式800，其指定各字段的位置、尺寸、解释和次序、以及那些字段中的一些字段的值，在这个意义上，该专用向量友好指令格式800是专用的。专用向量友好指令格式800可用于扩展x86指令集，并且由此字段中的一些字段与如在现有的x86指令集及其扩展(例如，AVX)中所使用的那些字段类似或相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段和立即数字段一致。展示来自图7的字段，来自图8的字段映射到来自图7的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式700的上下文中参考专用向量友好指令格式800描述了本发明的实施例，但是本发明不限于专用向量友好指令格式800，除非另有声明。例如，通用向量友好指令格式700构想了各种字段的各种可能的尺寸，而专用向量友好指令格式800示出为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式800中数据元素宽度字段764被展示为一位字段，但是本发明不限于此(即，通用向量友好指令格式700构想数据元素宽度字段764的其他尺寸)。
通用向量友好指令格式700包括以下列出的按照图8A中展示的顺序的如下字段。
EVEX前缀(字节0-3)802——以四字节形式进行编码。
格式字段740(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段740，并且它包含0x62(在本发明的一个实施例中，为用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段805(EVEX字节1，位[7-5])——由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(757BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应的VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X和EVEX.B来形成Rrrr、Xxxx和Bbbb。
REX’字段710——这是REX’字段710的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与BOUND指令进行区分，该BOUND指令的实操作码字节是62，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段815(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38或0F 3)进行编码。
数据元素宽度字段764(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv 820(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv对以反转(1补码)形式指定的第一源寄存器操作数进行编码，并且对具有两个或更多个源操作数的指令有效；2)EVEX.vvvv对针对特定向量位移以1补码的形式指定的目的地寄存器操作数进行编码；或者3)EVEX.vvvv不对任何操作数进行编码，该字段被预留，并且应当包含1111b。由此，EVEX.vvvv字段820对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U 768类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段825(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀仅需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在被提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，在无需修改的情况下，PLA既可执行传统格式的这些传统指令又可执行EVEX格式的这些传统指令)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定的不同含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段752(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α展示)——如先前所述，该字段是针对上下文的。
β字段754(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ展示)——如前所述，此字段是针对上下文的。
REX’字段710——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段770(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器的索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有对象的写掩码或绕过掩蔽硬件的硬件来实现)。
实操作码字段830(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段840(字节5)包括MOD字段842、Reg字段844和R/M字段846。如先前所述的，MOD字段842的内容将存储器访问操作和非存储器访问操作区分开。Reg字段844的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展，并且不用于对任何指令操作数进行编码。R/M字段846的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段750的内容用于存储器地址生成。SIB.xxx 854和SIB.bbb 856——先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段762A(字节7-10)——当MOD字段842包含10时，字节7-10是位移字段762A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段762B(字节7)——当MOD字段842包含01时，字节7是位移因数字段762B。该字段的位置与以字节粒度工作的传统x86指令集8位位移(disp8)的位置相同。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段762B是disp8的重新解释；当使用位移因数字段762B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类经压缩的位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移的冗余低阶位不需要被编码。换句话说，位移因数字段762B替代传统x86指令集8位位移。由此，位移因数字段762B以与x86指令集8位位移相同的方式被编码(因此，在ModRM/SIB编码规则中没有变化)，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度方面没有变化，而仅在有硬件对位移值的解释方面有变化(这需要将位移按比例缩放存储器操作数的尺寸以获得字节式地址偏移)。立即数字段772如先前所述地操作。
完整操作码字段
图8B是展示根据本发明的一个实施例的构成完整操作码字段774的具有专用向量友好指令格式800的字段的框图。具体地，完整操作码字段774包括格式字段740、基础操作字段742和数据元素宽度(W)字段764。基础操作字段742包括前缀编码字段825、操作码映射字段815和实操作码字段830。
寄存器索引字段
图8C是展示根据本发明的一个实施例的构成寄存器索引字段744的具有专用向量友好指令格式800的字段的框图。具体地，寄存器索引字段744包括REX字段805、REX’字段810、MODR/M.reg字段844、MODR/M.r/m字段846、VVVV字段820、xxx字段854和bbb字段856。
扩充操作字段
图8D是展示根据本发明的一个实施例的构成扩充操作字段750的具有专用向量友好指令格式800的字段的框图。当类(U)字段768包含0时，它表明EVEX.U0(A类768A)；当它包含1时，它表明EVEX.U1(B类768B)。当U＝0且MOD字段842包含11(表明无存储器访问操作)时，α字段752(EVEX字节3，位[7]–EH)被解释为rs字段752A。当rs字段752A包含1(舍入752A.1)时，β字段754(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段754A。舍入控制字段754A包括一位SAE字段756和两位舍入操作字段758。当rs字段752A包含0(数据变换752A.2)时，β字段754(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段754B。当U＝0且MOD字段842包含00、01或10(表明存储器访问操作)时，α字段752(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段752B，并且β字段754(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段754C。
当U＝1时，α字段752(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段752C。当U＝1且MOD字段842包含11(表明无存储器访问操作)时，β字段754的一部分(EVEX字节3，位[4]–S0)被解释为RL字段757A；当它包含1(舍入757A.1)时，β字段754的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段759A，而当RL字段757A包含0(VSIZE 757.A2)时，β字段754的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段759B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段842包含00、01或10(表明存储器访问操作)时，β字段754(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段759B(EVEX字节3，位[6-5]–L1-0)和广播字段757B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图9是根据本发明的一个实施例的寄存器架构900的框图。在所展示的实施例中，有32个512位宽的向量寄存器910；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶256个位覆盖(overlay)在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式800对这些被覆盖的寄存器堆操作，如在以下表格中所展示。
换句话说，向量长度字段759B在最大长度与一个或多个其他较短长度之间进行选择，其中每一个此类较短长度是前一长度的一半，并且不具有向量长度字段759B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式800的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于实施例，较高阶数据元素位置要么保持与在指令之前相同，要么归零。
写掩码寄存器915——在所展示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器915的尺寸是16位。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当将正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地禁止写掩蔽用于那条指令。
通用寄存器925——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用以对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点栈寄存器堆(x87栈)945，在其上面重叠了MMX紧缩整数平坦寄存器堆950——在所展示的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX与XMM寄存器之间执行的一些操作保存操作数。
本发明的替代实施例可以使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。
示例性核架构、处理器和计算机架构
处理器核能以不同方式、出于不同的目的、在不同的处理器中实现。例如，此类核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)CPU，其包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核；以及2)协处理器，其包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核。此类不同的处理器导致不同的计算机系统架构，这些计算机系统架构可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但在分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，此类协处理器有时被称为专用逻辑或被称为专用核，该专用逻辑诸如，集成图形和/或科学(吞吐量)逻辑)；以及4)芯片上系统，其可以将所描述的CPU(有时被称为(多个)应用核或(多个)应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和乱序核框图
图10A是展示根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图10B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图10A-图10B中的实线框展示有序流水线和有序核，而虚线框的任选增加展示寄存器重命名的、乱序发布/执行流水线和核。考虑到有序方面是乱序方面的子集，将描述乱序方面。
在图10A中，处理器流水线1000包括取出级1002、长度解码级1004、解码级1006、分配级1008、重命名级1010、调度(也被称为分派或发布)级1012、寄存器读取/存储器读取级1014、执行级1016、写回/存储器写入级1018、异常处置级1022和提交级1024。
图10B示出处理器核1090，该处理器核1090包括前端单元1030，该前端单元1030耦合到执行引擎单元1050，并且前端单元1030和执行引擎单元1050两者都耦合到存储器单元1070。核1090可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核、或混合或替代的核类型。作为又一选项，核1090可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、图形核，等等。
前端单元1030包括分支预测单元1032，该分支预测单元1032耦合到指令高速缓存单元1034，该指令高速缓存单元1034耦合到指令转换后备缓冲器(TLB)1036，该指令转换后备缓冲器1036耦合到指令取出单元1038，该指令取出单元1038耦合到解码单元1040。解码单元1040(或解码器)可对指令解码，并且生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1040可使用各种不同的机制来实现。合适机制的示例包括但不限于，查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1090包括存储用于某些宏指令的微代码的微代码ROM或其他介质(例如，在解码单元1040中，或以其他方式在前端单元1030内)。解码单元1040耦合到执行引擎单元1050中的重命名/分配器单元1052。
执行引擎单元1050包括重命名/分配器单元1052，该重命名/分配器单元1052耦合到引退单元1054和一个或多个调度器单元的集合1056。(多个)调度器单元1056表示任何数量的不同调度器，包括预留站、中央指令窗等。(多个)调度器单元1056耦合到(多个)物理寄存器堆单元1058。(多个)物理寄存器堆单元1058中的每一个物理寄存器堆单元表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态(例如，作为要执行的下一条指令的地址的指令指针)等等。在一个实施例中，(多个)物理寄存器堆单元1058包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器和通用寄存器。(多个)物理寄存器堆单元1058由引退单元1054重叠，以展示可实现寄存器重命名和乱序执行的各种方式(例如，使用(多个)重排序缓冲器和(多个)引退寄存器堆；使用(多个)未来文件、(多个)历史缓冲器、(多个)引退寄存器堆；使用寄存器映射和寄存器池，等等)。引退单元1054和(多个)物理寄存器堆单元1058耦合到(多个)执行集群1060。(多个)执行集群1060包括一个或多个执行单元的集合1062以及一个或多个存储器访问单元的集合1064。执行单元1062可执行各种操作(例如，移位、加法、减法、乘法)并可对各种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但是其他实施例可包括仅一个执行单元或全都执行所有功能的多个执行单元。(多个)调度器单元1056、(多个)物理寄存器堆单元1058和(多个)执行集群1060示出为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整数流水线、标量浮点/紧缩整数/紧缩浮点/向量整数/向量浮点流水线，和/或各自具有其自身的调度器单元、(多个)物理寄存器堆单元和/或执行集群的存储器访问流水线——并且在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行集群具有(多个)存储器访问单元1064的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以是乱序发布/执行，并且其余流水线可以是有序的。
存储器访问单元的集合1064耦合到存储器单元1070，该存储器单元1070包括数据TLB单元1072，该数据TLB单元1072耦合到数据高速缓存单元1074，该数据高速缓存单元1074耦合到第二级(L2)高速缓存单元1076。在一个示例性实施例中，存储器访问单元1064可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合到存储器单元1070中的数据TLB单元1072。指令高速缓存单元1034还耦合到存储器单元1070中的第二级(L2)高速缓存单元1076。L2高速缓存单元1076耦合到一个或多个其他级别的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的乱序发布/执行核架构可如下所述地实现流水线1000：1)指令取出1038执行取出级1002和长度解码级1004；2)解码单元1040执行解码级1006；3)重命名/分配器单元1052执行分配级1008和重命名级1010；4)(多个)调度器单元1056执行调度级1012；5)(多个)物理寄存器堆单元1058和存储器单元1070执行寄存器读取/存储器读取级1014；执行集群1060执行执行级1016；6)存储器单元1070和(多个)物理寄存器堆单元1058执行写回/存储器写入级1018；7)各单元可牵涉到异常处置级1022；以及8)引退单元1054和(多个)物理寄存器堆单元1058执行提交级1024。
核1090可支持一个或多个指令集(例如，x86指令集(具有已与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集(具有诸如NEON的任选的附加扩展))，其中包括本文中描述的(多条)指令。在一个实施例中，核1090包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许使用紧缩数据来执行由许多多媒体应用使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，各种方式包括时分多线程化、同时多线程化(其中单个物理核为物理核正在同时多线程化的线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后的诸如超线程化技术中的同时多线程化)。
尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所展示的处理器的实施例还包括分开的指令和数据高速缓存单元1034/1074以及共享的L2高速缓存单元1076，但是替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如，第一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图11A-图11B展示更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块(包括相同类型和/或不同类型的其他核)中的一个逻辑块。取决于应用，逻辑块通过高带宽互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑进行通信。
图11A是根据本发明的实施例的单个处理器核以及它至管芯上互连网络1102的连接及其第二级(L2)高速缓存的本地子集1104的框图。在一个实施例中，指令解码器1100支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1106允许对进入标量和向量单元中的、对高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1108和向量单元1110使用分开的寄存器集合(分别为标量寄存器1112和向量寄存器1114)，并且在这些寄存器之间传输的数据被写入到存储器，并随后从第一级(L1)高速缓存1106读回，但是本发明的替代实施例可以使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集1104是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，每个处理器核一个本地子集。每个处理器核具有到其自身的L2高速缓存的本地子集1104的直接访问路径。由处理器核读取的数据被存储在其L2高速缓存子集1104中，并且可以与其他处理器核访问其自身的本地L2高速缓存子集并行地被快速访问。由处理器核写入的数据被存储在其自身的L2高速缓存子集1104中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图11B是根据本发明的实施例的图11A中的处理器核的一部分的展开图。图11B包括L1高速缓存1104的L1数据高速缓存1106A部分，以及关于向量单元1110和向量寄存器1114的更多细节。具体地，向量单元1110是16宽向量处理单元(VPU)(见16宽ALU 1128)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1120支持对寄存器输入的混合，通过数值转换单元1122A-B支持数值转换，并且通过复制单元1124支持对存储器输入的复制。写掩码寄存器1126允许预测所得的向量写入。
图12是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1200的框图。图12中的实线框展示具有单个核1202A、系统代理1210、一个或多个总线控制器单元的集合1216的处理器1200，而虚线框的任选增加展示具有多个核1202A-N、系统代理单元1210中的一个或多个集成存储器控制器单元的集合1214以及专用逻辑1208的替代处理器1200。
因此，处理器1200的不同实现可包括：1)CPU，其中专用逻辑1208是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1202A-N是一个或多个通用核(例如，通用有序核、通用乱序核、这两者的组合)；2)协处理器，其中核1202A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1202A-N是大量通用有序核。因此，处理器1200可以是通用处理器、协处理器或专用处理器，诸如例如，网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1200可以是一个或多个基板的一部分，和/或可使用多种工艺技术(诸如例如，BiCMOS、CMOS、或NMOS)中的任何技术被实现在一个或多个基板上。
存储器层次结构包括核内的一个或多个高速缓存级别、一个或多个共享高速缓存单元的集合1206、以及耦合到集成存储器控制器单元的集合1214的外部存储器(未示出)。共享高速缓存单元的集合1206可包括一个或多个中间级别的高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上各项的组合。虽然在一个实施例中，基于环的互连单元1212将集成图形逻辑1208、共享高速缓存单元的集合1206以及系统代理单元1210/(多个)集成存储器控制器单元1214互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，在一个或多个高速缓存单元1206与核1202A-N之间维持一致性。
在一些实施例中，一个或多个核1202A-N能够实现多线程化。系统代理1210包括协调和操作核1202A-N的那些部件。系统代理单元1210可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1202A-N以及集成图形逻辑1208的功率状态进行调节所需的逻辑和部件，或可包括这些逻辑和部件。显示单元用于驱动一个或多个外部连接的显示器。
核1202A-N在架构指令集方面可以是同构的或异构的；即，核1202A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图13-16是示例性计算机架构的框图。本领域中已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含如本文中所公开的处理器和/或其他执行逻辑的各种各样的系统或电子设备一般都是合适的。
现在参考图13，所示出的是根据本发明一个实施例的系统1300的框图。系统1300可以包括一个或多个处理器1310、1315，这些处理器耦合到控制器中枢1320。在一个实施例中，控制器中枢1320包括图形存储器控制器中枢(GMCH)1390和输入/输出中枢(IOH)1350(其可以在分开的芯片上)；GMCH 1390包括存储器和图形控制器，存储器1340和协处理器1345耦合到该存储器和图形控制器；IOH 1350将输入/输出(I/O)设备1360耦合到GMCH 1390。或者，存储器和图形控制器中的一个或这两者被集成在(如本文中所描述的)处理器内，存储器1340和协处理器1345直接耦合到处理器1310，并且控制器中枢1320与IOH 1350处于单个芯片中。
附加的处理器1315的任选性在图13中通过虚线来表示。每一处理器1310、1315可包括本文中描述的处理核中的一个或多个，并且可以是处理器1200的某一版本。
存储器1340可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1320经由诸如前端总线(FSB)之类的多分支总线、诸如快速路径互连(QPI)之类的点对点接口、或者类似的连接1395来与(多个)处理器1310、1315进行通信。
在一个实施例中，协处理器1345是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。在一个实施例中，控制器中枢1320可以包括集成图形加速器。
在物理资源1310、1315之间可以存在包括架构、微架构、热、功耗特性等一系列品质度量方面的各种差异。
在一个实施例中，处理器1310执行控制一般类型的数据处理操作的指令。嵌入在这些指令内的可以是协处理器指令。处理器1310将这些协处理器指令识别为具有应当由附连的协处理器1345执行的类型。因此，处理器1310在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1345。(多个)协处理器1345接受并执行所接收的协处理器指令。
现在参见图14，所示出的是根据本发明的实施例的第一更具体的示例性系统1400的框图。如图14中所示，多处理器系统1400是点对点互连系统，并且包括经由点对点互连1450耦合的第一处理器1470和第二处理器1480。处理器1470和1480中的每一个都可以是处理器1200的某一版本。在本发明的一个实施例中，处理器1470和1480分别是处理器1410和1315，而协处理器1438是协处理器1345。在另一实施例中，处理器1470和1480分别是处理器1310和协处理器1345。
处理器1470和1480示出为分别包括集成存储器控制器(IMC)单元1472和1482。处理器1470还包括作为其总线控制器单元的一部分的点对点(P-P)接口1476和1478；类似地，第二处理器1480包括P-P接口1486和1488。处理器1470、1480可以经由使用点对点(P-P)接口电路1478、1488的P-P接口1450来交换信息。如图14中所示，IMC 1472和1482将处理器耦合到相应的存储器，即存储器1432和存储器1434，这些存储器可以是本地附连到相应处理器的主存储器的部分。
处理器1470、1480可各自经由使用点对点接口电路1476、1494、1486、1498的各个P-P接口1452、854来与芯片组1490交换信息。芯片组1490可以任选地经由高性能接口1439来与协处理器1438交换信息。在一个实施例中，协处理器1438是专用处理器，诸如例如，高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器，等等。
共享高速缓存(未示出)可被包括在任一处理器中，或在这两个处理器的外部但经由P-P互连与这些处理器连接，使得如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在共享高速缓存中。
芯片组1490可以经由接口1496耦合到第一总线1416。在一个实施例中，第一总线1416可以是外围部件互连(PCI)总线或诸如PCI快速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。
如图14中所示，各种I/O设备1414可连同总线桥1418一起耦合到第一总线1416，该总线桥1418将第一总线1416耦合到第二总线1420。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1415耦合到第一总线1416。在一个实施例中，第二总线1420可以是低引脚数(LPC)总线。在一个实施例中，各种设备可耦合到第二总线1420，这些设备包括例如键盘和/或鼠标1422、通信设备1427以及存储单元1428，该存储单元1428诸如可包括指令/代码和数据1430的盘驱动器或者其他大容量存储设备。此外，音频I/O 1424可以被耦合到第二总线1420。注意，其他架构是可能的。例如，代替图14的点对点架构，系统可以实现多分支总线或其他此类架构。
现在参考图15，示出的是根据本发明的实施例的第二更具体的示例性系统1500的框图。图14和15中的类似元件使用类似的附图标记，并且从图15中省略了图14的某些方面以避免混淆图15的其他方面。
图15展示处理器1470、1480可分别包括集成存储器和I/O控制逻辑(“CL”)1472和1482。因此，CL 1472、1482包括集成存储器控制器单元，并包括I/O控制逻辑。图15展示不仅存储器1432、1434耦合到CL 1472、1482，而且I/O设备1514也耦合到控制逻辑1472、1482。传统I/O设备1515被耦合到芯片组1490。
现在参考图16，示出的是根据本发明的实施例的SoC 1600的框图。图12中的类似要素使用类似的附图标记。另外，虚线框是更先进的SoC上的任选的特征。在图16中，(多个)互连单元1602被耦合到：应用处理器1610，其包括一个或多个核的集合202A-N的集合以及(多个)共享高速缓存单元1206；系统代理单元1210；(多个)总线控制器单元1216；(多个)集成存储器控制器单元1214；一个或多个协处理器的集合1620，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1630；直接存储器访问(DMA)单元1632；以及用于耦合到一个或多个外部显示器的显示单元1640。在一个实施例中，(多个)协处理器1620包括专用处理器，诸如例如，网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器，等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或此类实现方式的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如，图14中展示的代码1430)应用于输入指令，以执行本文中描述的功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有处理器的任何系统，该处理器诸如例如，数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器。
程序代码可以用高级的面向过程的编程语言或面向对象的编程语言来实现，以便与处理系统通信。如果需要，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定的编程语言的范围。在任何情况下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制造用于执行本文中所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并可被供应给各个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态、有形布置，其包括存储介质，诸如硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、可重写紧致盘(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。
因此，本发明的实施例还包括非暂态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用于将指令从源指令集转换至目标指令集。例如，指令转换器可以将指令变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式转换成要由核处理的一条或多条其他指令。指令转换器可以用软件、硬件、固件、或其组合来实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图17是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所展示的实施例中，指令转换器是软件指令转换器，但替代地，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图17示出可使用x86编译器1704来编译高级语言1702形式的程序，以生成可由具有至少一个x86指令集核的处理器1716原生执行的x86二进制代码1706。具有至少一个x86指令集核的处理器1716表示通过兼容地执行或以其他方式执行以下各项来执行与具有至少一个x86指令集核英特尔处理器基本相同的功能的任何处理器：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1704表示可操作用于生成x86二进制代码1706(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1716上执行。类似地，图17示出可以使用替代的指令集编译器1708来编译高级语言1702形式的程序，以生成可以由不具有至少一个x86指令集核的处理器1714(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代的指令集二进制代码1710。指令转换器1712用于将x86二进制代码1706转换成可以由不具有x86指令集核的处理器1714原生执行的代码。该转换后的代码不大可能与替代的指令集二进制代码1710相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作，并且由来自替代指令集的指令构成。因此，指令转换器1712通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1706的软件、固件、硬件或其组合。