一种异步与同步相结合的RFID数字芯片电路结构的制作方法

本发明涉及集成电路和rfid领域，具体涉及异步与同步相结合的rfid数字芯片电路结构。

背景技术：

异步电路起源于20世纪60年代，但由于其时序复杂、缺乏成熟的eda工具支持，发展一直非常缓慢。同步电路由于设计相对简单，且其具有成熟的eda工具支持，而逐渐成为集成电路主流的设计方法。但是随着集成电路制造工艺的飞速发展，其特征尺寸不断降低，高速的同步设计遇到了越来越多的问题，如时钟偏移、时序收敛、功耗、鲁棒性和设计复杂度等。而由于异步电路使用请求-应答信号进行握手而剔除了具有恒定周期的全局时钟，能够有效规避复杂的时钟树设计和时钟偏移问题，且其兼具功耗低、性能高、鲁棒性高、可移植性好、模块化程度高和电磁兼容性强等诸多优点，从而使异步集成电路的设计成为近年来研究的热点。

rfid是一种非接触的自动识别技术，其基本原理是利用射频信号和空间耦合的传输特性，实现对被识别物体的自动识别。相对于其他的自动识别技术而言，rfid最突出的特点是非接触式识读、可识别高速运动物体、抗恶劣环境、保密性强、高准确性和安全性、可同时识别多个对象等。因此，rfid技术广泛应用在工业生产和日常生活的诸多方面。

为了降低功耗，由同步电路实现的rfid数字芯片采用了诸如降频、门控、行波计数和操作数隔离等一系列措施，但是伴随这些精细粒度的控制不可避免导致了设计复杂度的增加，并且在一定工艺条件下由这些措施所获得的最低功耗已趋极致。rfid数字芯片具有明显的解码、处理和编码三个阶段，其各阶段顺序执行的特性非常适合基于事件驱动的异步电路实现。

如果rfid数字芯片的设计完全采用异步的方式实现，存在以下问题：因为rfid数字芯片的解码阶段、处理阶段和编码阶段分别需要进行计数、计时和分频，而异步电路采用基于请求-应答的握手机制而剔除了具有恒定周期的全局时钟，所以其不适于用作计数、计时和分频。因此，本发明提出一种异步为主、异步与同步相结合的rfid数字芯片电路结构。

技术实现要素：

为了降低rfid数字芯片的功耗，本发明提供一种异步与同步相结合的rfid数字芯片电路结构，能够有效降低芯片功耗，有利于其工程化和量产。

为实现上述目的，本发明采用如下技术方案：

一种异步与同步相结合的rfid数字芯片电路结构，该rfid数字芯片电路结构包括异步处理模块(10)、同步外围解码模块(11)、同步外围计时模块(12)和同步外围编码模块(13)，所述同步外围解码模块(11)包括异步-同步接口0(110)、跳沿检测模块(111)和符号位长度计数模块(112)，所述同步外围计数模块(12)包括异步-同步接口1(120)和计时模块(121)，所述同步外围编码模块(13)包括异步-同步接口2(130)、分频模块(131)和编码模块(132)；所述异步处理模块(10)通过拉通道(14)与同步外围解码模块(11)相连，所述异步处理模块(10)通过无数据通道(15)与同步外围计时模块(12)相连，所述异步处理模块(10)通过推通道(16)与同步外围编码模块(13)相连。

异步处理模块(10)主要完成标签的初始化、命令判决及其长度计算、session管理及其标志位更新、crc检查、rng生成、fsm跳转、编码位生成等。

同步外围解码模块(11)主要完成对解调信号demo_data(113)的跳沿检测和对符号位长度进行计数：以检测到demo_data(113)的跳沿作为解码读卡器命令的使能信号，并启动解码计数器对符号位长度进行计数，使用行波计数器实现解码计数器可以有效降低其功耗。

同步外围计时模块(12)主要完成t1、t2和t4计时：在异步处理模块(10)发出的计时请求信号的控制下，进行预设延时的t1、t2和t4计时，使用行波计数器实现t1、t2和t4计时可以有效降低其功耗。

同步外围编码模块(13)主要完成编码时钟生成和对编码位的编码：在异步处理模块(10)解码得到的分频信号的控制下，由分频模块(131)生成所需编码时钟，编码模块(132)对由异步处理模块(10)输出的编码位进行fm0编码或者miller编码，生成调制信号mo_data(133)。

本发明实现的异步与同步相结合的rfid数字芯片电路具有结构简单和功耗低的特点。

附图说明

图1是本发明异步与同步相结合的rfid数字芯片电路结构示意图；

图2是本发明异步与同步相结合的rfid数字芯片电路示意图；

图3是本发明异步处理模块与同步外围解码模块相连接示意图；

图4是本发明异步处理模块与同步外围计时模块相连接示意图；

图5是本发明异步处理模块与同步外围编码模块相连接示意图。

其中：10.异步处理模块；11.同步外围解码模块；12.同步外围计时模块；13.同步外围编码模块；14.拉通道；15.无数据通道；16.推通道；110.异步-同步接口0；111.跳沿检测模块；112.符号位长度计数模块；113.demo_data信号；120.异步-同步接口1；121.计时模块；130.异步-同步接口2；131.分频模块；132.编码模块；133.mo_data信号；140.计数请求信号；141.计数应答信号；142.计数信号；150.计时请求信号；151.计时应答信号；160.分频请求信号；161.分频应答信号；162.分频信号；163.编码请求信号；164.编码应答信号；165.编码信号。

具体实施方式

下面结合附图对本发明的实施例进行详细阐述。

依据kluweracademicpublishers于2001年出版的“principlesofasynchronouscircuitdesign-asystemsperspective”：将发起请求信号的模块称为发送器而将返回应答信号的模块称为接收器，如果接收器是发起数据通信的主动方而发送器是被动方则称为拉通道(14)，如果发送器是发起数据通信的主动方而接收器是被动方则称为推通道(16)，如果二者之间没有数据的通信则称为无数据通道(15)。

如图1所示，本发明所提供的一种异步与同步相结合的rfid数字芯片模块结构，包括异步处理模块(10)、同步外围解码模块(11)、同步外围计时模块(12)、同步外围编码模块(13)。其中，异步处理模块(10)通过拉通道(14)与同步外围解码模块(11)相连，通过无数据通道(15)与同步外围计时模块(12)相连，通过推通道(16)与同步外围编码模块(13)相连。

如图2所示，本发明同步外围解码模块(11)包括异步-同步接口0(110)、跳沿检测模块(111)和符号位长度计数模块(112)，所述同步外围解码模块(11)完成对解调信号demo_data(113)的跳沿检测和对符号位长度进行计数；所述同步外围计数模块(12)包括异步-同步接口1(120)和计时模块(121)，所述同步外围计时模块(12)在异步处理模块(10)发出的计时请求信号的控制下，进行预设延时的t1、t2和t4计时；所述同步外围编码模块(13)包括异步-同步接口2(130)、分频模块(131)和编码模块(132)；同步外围编码模块(13)完成编码时钟生成和对编码位的编码。

异步处理模块(10)与同步外围解码模块(11)相连接的电路结构，如图3所示。其中，同步外围解码模块(11)包括异步-同步接口0(110)、跳沿检测模块(111)和符号位长度计数模块(112)。在同步解码时钟的控制下，跳沿检测模块(111)对模拟前端解调出的demo_data(113)进行同步和跳沿检测，demo_data(113)的有效跳沿作为符号位长度计数模块(112)的计数启动信号，其下一个有效跳沿作为下一次解码计数的启动信号并作为本次解码计数的结束信号，同时将本次的解码计数值通过异步-同步接口0(110)作为计数信号(142)直接输出到异步处理模块(10)，本次解码计数的结束信号与计数请求信号(140)通过一个2输入的and门相与后生成计数应答信号(141)，该应答信号(141)由低到高的变化使得其请求信号(140)由高变低，随着应答信号(141)的由高变低从而完成一次完整的四相握手过程。同步外围解码模块(11)中的符号位长度计数模块(112)可以采用行波计数器来实现。

异步处理模块(10)与同步外围计数模块(12)相连接的电路结构，如图4所示。其中，同步外围计数模块(12)包括异步-同步接口1(120)和计时模块(121)。需要进行t1、t2和t4计时，异步处理模块(10)通过无数据通道(15)发出请求信号(150)，经过异步-同步接口1(120)的同步后，该同步请求信号作为计时模块(121)的计时启动信号，在同步计时时钟的控制下计时到设定的时间后，计时模块(121)返回一个计时完成信号，该完成信号与计时请求信号(150)经过一个2输入的and门相与后生成计时应答信号(151)。同步外围计数模块(12)中异步-同步接口1(120)对计时请求信号(150)的同步化可以采用常见的两级同步寄存电路来实现。

异步处理模块(10)与同步外围编码模块(13)相连接的电路结构，如图5所示。其中，同步外围编码模块(13)包括异步-同步接口2(130)、分频模块(131)和编码模块(132)。在编码阶段，异步处理模块(10)通过推通道(16)发出分频请求信号(160)，经过异步-同步接口2(130)的同步后，该同步请求信号作为分频模块(131)的分频启动信号，分频模块(131)根据异步处理模块(10)输出的分频信号(162)进行奇数或者偶数分频。然后，异步处理模块(10)通过推通道(16)发出编码请求信号(163)，经过异步-同步接口2(130)的同步后，该同步请求信号作为编码模块(132)的编码启动信号，编码模块(132)在由分频模块(131)输出的分频时钟的控制下，对由异步处理模块(10)输出的编码信号(165)进行fm0编码或者miller编码，并输出调制信号mo_data(133)。编码完成后，由编码模块(132)返回的编码完成信号与请求信号(160，163)通过一个3输入的and门相与后生成应答信号(161，164)，完成一次完整的四相握手过程。

以上所述本发明异步与同步相结合的rfid数字芯片电路结构中，采用基于请求-应答握手机制的异步电路实现大部分的功能控制和逻辑运算，而采用基于全局时钟的同步电路实现解码阶段的跳沿检测和计数、处理阶段的计时、以及编码阶段的分频和编码，能够显著降低rfid数字芯片的功耗。

以上所述仅为本发明的实施例，但并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。