本发明涉及集成电路设计技术领域，更具体涉及一种相干光通信免数据重组高速串并转换缓冲存储器及其数字信号处理系统的实现方法。
背景技术：
近年来，在“高清、三维、用户创造内容”的驱动下，海量信息的产生引发了网络带宽以惊人速度增长。到2016年，全球ip流量将达到每年1300艾（1018）字节。根据中国电信公开的数据，其网络传输带宽年复合增长率超过80%，5年增长超过10倍。单通道传输容量的提升不仅可以满足传输容量迅猛增长的要求，更重要的是单通道传输容量的提升能够大大降低传送网总投资运维费用，减少核心路由器和波分设备的端口数量，简化网络的管理，节省机房面积、减少能耗，符合发展绿色社会理念。同时，增加传输容量可降低单位带宽的投资。提升系统单通道传输能力，超过100gbps，达到tbps量级是光通信领域发展方向。
由于光和电采用分立方式，光子与电子技术遵循各自的发展路线，目前光通信系统在功耗、成本、集成度方面遇到提升瓶颈。硅光子技术利用cmos微电子工艺实现光子器件的集成制备，该技术结合了cmos技术的超大规模逻辑、超高精度制造的特性和光子技术超高速率、超低功耗的优势，是一种能够解决长技术演进与成本矛盾的颠覆性技术，而在下一代想干光通信技术中对于高速、短时间大量数据的处理是不可回避的问题。在下一代相干光通信系统中，超高速数据转换器转换速率需要达到200gbps，对于输出数据的校准、处理对于现今处理速率差距较大的数字处理芯片是一个不小的难题。
技术实现要素：
本发明要解决的技术问题是如何满足超高速光纤通信系统中流行的时间交织架构数据转换器进行信号处理前的数据自动采集、存储、缓冲以及整理、分配操作，片上系统对数字信号处理模块速度要求，保证所处理数据正确性以及保持数据转换、采集和处理的一致性以及超高速相干光通信中极高采样率的数据转换器下低速数字信号处理模块对大量数据的实时处理需求。为了解决上述技术问题，本发明提供了一种相干光通信免数据重组高速串并转换缓冲存储器，包括：连接m通道、l比特时间交织数据转换器、n深度数据直接采集发射子存储器、与每个所述采集发射子存储器连接的串并转换数据整理子存储器、所述采集发射子存储器与所述数据整理子存储器相间组成所述高速串并转换缓冲存储器，使高速数据转换器与数字信号处理器端数据的读出写入可以同时进行，采用不限于p层时间交织架构每层q级流水的数字信号处理器加快数据吞吐处理。
连接m通道、l比特时间交织数据转换器、n深度数据直接采集发射子存储器具体为连接数模转换器时为发射功能，连接模数转换器时为采集功能，数据转换器采用时间交织架构，即m通道、l比特的数模模数转换器高速通道切换循环连续进行。
n深度数据直接采集发射子存储器中每通道每比特与n长度移位寄存器链连接，所述移位寄存器之间不添加其他数据通路的模块或门，采集满以及发射完n深度数据后自动切换到下一数据采集发射子存储器，同时m通道n深度寄存器堆切换连接方式使不同通道之间顺次连接拼接为m×n寄存器链，时钟切换为较慢时钟准备将数据送入或存入数据整理子存储器数据，l比特方向数据保持相互独立。
与每个所述采集发射子存储器连接的串并转换数据整理子存储器具体为：每个采集发射子存储器完成采集发射n深度寄存器链之后各通道寄存器链连接按照时间交织架构顺序依次送入m通道n深度的数据整理子存储器，在数据整理子存储器中切换连接结构使每个寄存器先按照通道顺序连接再每深度顺次连接切换过程可以采用多路选择器，使得寄存器在通道和深度方向都可能存在经过其他模块和门的通路，转换连接结构的数据整理子存储器有l比特输入或输出接口连接数字信号处理模块，完成时间交织架构数据转换器和数字信号处理模块串并转换、高速数据采集发射、以及数据整理操作。
k层采集发射子存储器与数据整理子存储器相间组成整体高速串并转换缓冲存储器使高速数据转换器与数字信号处理器端数据的读出写入可以同时进行，每个采集发射子存储器与数据整理子存储器构成整体高速串并转换缓冲存储器的一层，根据系统需要可以设定存在k层联合子存储器，联合子存储器在采集发射n深度完成时切换到下一联合子存储器，切换过程实现需要计数器计算n值、m×n值使得采集发射、数据处理之后自动切换到下一层。
每个联合子存储器按顺序添加地址标识，采集发射与数据处理控制逻辑分别采用不同地址指针循环计数器，每采集发射或数据处理完一个联合子存储器中数据，采集发射与数据处理指针分别加一，且计数到k层后归零。
地址指针与计数器编码采用格雷码的方式减少多比特地址同时切换可能出现的错误，采集发射、数据处理控制信号对不同时钟同步进行，采集发射、数据处理地址指针相等时系统输出数据覆盖信号，提示仍有数据未处理数据帧过长。
超高速相干光通信中数据转换器在短时间内需要采集发射大量数据，对数字信号处理模块进行q级流水处理降低运算过程寄存器之间延迟，数字信号子处理器可以连续读取写入数据整理子存储器中数据，并将高速缓冲器采集发射的数据进行p层时间交织架构并行处理。
对于数据处理地址指针为a时，b层数据子处理器处理a地址数据；如果a+1地址数据可处理，则b+1层数据子处理器处理a+1地址数据；如果a+1地址数据不可处理，则b+1层子处理器不处理新数据直到a+1地址数据可处理。
数字信号处理器标识计数器自动加一直到p归零由第1层数据子处理器处理，同时最多可以处理p层联合子存储器中的数据，处理后数据按照数据子处理器顺序循环保存，直到所有数据处理完成。
本发明提供了一种相干光通信免数据重组高速串并转换缓冲存储器及其数字信号处理系统，可以配合超高速光纤通信系统中流行的时间交织架构数据转换器进行信号处理前的数据自动采集、存储、缓冲以及整理、分配操作，降低了片上系统对数字信号处理模块速度要求，保证所处理数据正确性以及保持数据转换、采集和处理的一致性，解决了超高速相干光通信中极高的数据转换器采样率和低速数字信号处理模块无法满足系统实时处理需求的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1一种相干光通信免数据重组高速串并转换缓冲存储器及其数字信号处理系统的结构示意图。
图2高速串并转换缓冲存储器的结构示意图。
图3联合子存储器、采集发射子存储器以及数据整理子存储器的结构示意图。
图4数字信号处理系统的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。
图1为本发明的一种相干光通信免数据重组高速串并转换缓冲存储器及其数字信号处理系统的实现方法，所述相干光通信免数据重组高速串并转换缓冲存储器及其数字信号处理系统包括：连接m通道、l比特时间交织数据转换器n深度数据直接采集发射子存储器、与每个采集发射子存储器连接的串并转换数据整理子存储器、k层采集发射子存储器与数据整理子存储器相间组成整体高速串并转换缓冲存储器使高速数据转换器与数字信号处理器端数据的读出写入可以同时进行、采用不限于p层时间交织架构每层q级流水的数字信号处理器加快数据吞吐处理。
具体模块实现方法如下：
m1、采集发射子存储器：连接数模转换器时为发射功能，连接模数转换器时为采集功能，数据转换器采用时间交织架构，即m个通道、l比特的数模模数转换器高速通道切换循环连续进行。为了满足极高的数据采集发射速度要求，n深度数据直接采集发射子存储器中每通道每比特与n长度移位寄存器链连接，寄存器之间不添加其他数据通路的模块或门。采集满以及发射完n深度数据后自动切换到下一数据采集发射子存储器，同时m通道n深度寄存器堆切换连接方式使不同通道之间顺次连接拼接为m×n寄存器链，时钟切换为较慢时钟准备将数据送入或存入数据整理子存储器数据，l比特方向数据保持相互独立之后不做说明。
m2、数据整理子存储器：与每个采集发射子存储器连接的串并转换数据整理子存储器，每个采集发射子存储器完成采集发射n深度寄存器链之后各通道寄存器链连接按照时间交织架构顺序依次送入m通道n深度的数据整理子存储器，在数据整理子存储器中切换连接结构使每个寄存器先按照通道顺序连接再每深度顺次连接切换过程可以采用多路选择器，使得寄存器在通道和深度方向都可能存在经过其他模块和门的通路，转换连接结构的数据整理子存储器有l比特输入或输出接口连接数字信号处理模块，完成时间交织架构数据转换器和数字信号处理模块串并转换、高速数据采集发射、以及数据整理操作。
m3、高速串并转换缓冲存储器：k层采集发射子存储器与数据整理子存储器相间组成整体高速串并转换缓冲存储器使高速数据转换器与数字信号处理器端数据的读出写入可以同时进行，每个采集发射子存储器与数据整理子存储器构成整体高速串并转换缓冲存储器的一层，根据系统需要可以设定存在k层联合子存储器，联合子存储器在采集发射n深度完成时切换到下一联合子存储器。切换过程实现需要计数器计算n值、m×n值使得采集发射、数据处理之后自动切换到下一层。为了使高速数据转换器与数字信号处理器端数据的读出写入可以同时进行，每个联合子存储器按顺序添加地址标识。采集发射与数据处理控制逻辑分别采用不同地址指针循环计数器，每采集发射或数据处理完一个联合子存储器中数据，采集发射与数据处理指针分别加一，且计数到k层后归零。地址指针与计数器编码采用格雷码的方式减少多比特地址同时切换可能出现的错误，采集发射、数据处理控制信号对不同时钟进行同步避免亚稳态的出现。采集发射、数据处理地址指针相等时系统输出数据覆盖信号，提示仍有数据未处理数据帧过长。
m4、时间交织架构数字信号处理系统：超高速相干光通信中数据转换器在短时间内需要采集发射大量数据，而一般单一数字信号处理模块内部存在大量运算模块消耗时间较大，数据处理量也有限，很难解决大量数据的实时处理。为了加快数据处理，对数字信号处理模块进行q级流水处理降低运算过程寄存器之间延迟，数字信号子处理器可以连续读取写入数据整理子存储器中数据，并将高速缓冲器采集发射的数据进行p层时间交织架构并行处理。对于数据处理地址指针为a时，b层数据子处理器处理a地址数据。如果a+1地址数据可处理，则b+1层数据子处理器处理a+1地址数据；如果a+1地址数据不可处理，则b+1层子处理器不处理新数据直到a+1地址数据可处理。数字信号处理器标识计数器自动加一直到p归零由第1层数据子处理器处理，同时最多可以处理p层联合子存储器中的数据，处理后数据按照数据子处理器顺序循环保存，直到所有数据处理完成。
本发明提供了一种相干光通信免数据重组高速串并转换缓冲存储器及其数字信号处理系统，可以配合超高速光纤通信系统中流行的时间交织架构数据转换器进行信号处理前的数据自动采集、存储、缓冲以及整理、分配操作，降低了片上系统对数字信号处理模块速度要求，保证所处理数据正确性以及保持数据转换、采集和处理的一致性，解决了超高速相干光通信中极高的数据转换器采样率和低速数字信号处理模块无法满足系统实时处理需求的问题。
以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。