技术特征：
技术总结
本发明涉及一种带有延迟反馈回路的CPLD。该CPLD包括DLL、与DLL连接的n个可变延时器、各个逻辑单元及延迟反馈回路；DLL产生1路第一时钟信号和n路相位延时编码；DLL将第一时钟信号传输至各个逻辑单元；相位延时编码与可变延时器一一对应，可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移，并将相位移后的第二时钟信号传输至各个逻辑单元；延迟反馈回路由DLL的时钟输出端不经由CPLD的时钟树分布与DLL的时钟返回端连接。本发明可为CPLD逻辑单元提供不同时钟信号，增加CPLD延时补偿、时钟调整、相位调整和多个同步或异步时钟不同相位移功能，扩展CPLD应用领域到数字信息读取的应用，简化电路设计与系统集成，降低功耗、开发与物料成本，使用方便。
技术研发人员：程显志;贾红;陈维新;韦嵚
受保护的技术使用者：西安智多晶微电子有限公司
技术研发日：2015.01.23
技术公布日：2017.11.10